• 한국통신학회논문지
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• 제18권10호
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• pp.1433-1443
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• 1993

DCT(Discrete Cosine Transform)/ IDCT(Inverse DCT)는 여러 DSP 분야와 영 강압축 시스템에서 널리 사용되는 부호화 방식으로서 압축 및 복원 시스템에서 가장 많은 처리시간을 요하는 부분이다. 그러므로 이 부분의 성능을 향상시킴으로써 전체 영상 압축시스템의 성능을 향상시킬수 있다. 본 논문에서는 이러한 DCT/IDCT연산을 효율적으로 수행하기 위하여 모듈생성기법을 이용하여 하드웨어로 구성하였다. 설계한 DCT/IDCT코어 프로세서는 부분합과 분산연산을 이용하여 비교적 적은 면적을 차지하며, 약간의 면적을 증가시킴으로써 DCT와 IDCT연산을 모두 수행한다. 또한 파이프라인 구조를 사용하여 고속으로 DCT/IDCT연산을 수행할 수 있으며, 적은 수의 반올림(rounding)단계를 거치므로 높은 정밀도로 연산을 수행한다. 그리고 모듈생성기법을 사용하여, 설계공정에 독립적이고 입력비트나 정밀도 둥을 간단한 매개변수의 조정으로 변환시킬 수 있도록 설계하였다. 또한 구현한 코어프로세서는 CCITT 권장안 H.261에 부합하는 정밀도로 연산을 수행한다.

• 전자공학회논문지B
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• 제31B권3호
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• pp.103-114
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• 1994

This paper proposes an implementation of DCT (Discrete Cosine Transform) and IDCT (Inverse DCT) using a fast DCT algorithm with shift and addition operations instead of multiplications Based on the proposed algorithm, a new VLSI architecture for the DCT and the IDCT is proposed. It shows modularity , regularity and capability for multiprocessing. Its performance is also simulated by a simulation software, "Compass". The results of the simulation provide the quality of decompression images, the increase in processing speed, representing the superiority of the proposed architecture.

• 대한전자공학회논문지SD
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• 제40권11호
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• pp.29-36
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• 2003

이 논문에서는, 2D-DCT, 양자화, AC/DC 예측블록, 스캔 변화, 역 양자화, 2D-IDCT로 이루어진 DCTQ 모듈의 효율적인 구조를 제안한다. 이 모듈은 1064 cycle 안에 매크로블록을 처리할 수 있도록 설계하였으며, MPEG-4 Video codec에서 30frame 의 CIF 영상에 대하여 동시에 encoder와 decoder를 처리할 수 있다. 단지 하나의 1D-DCT와 IDCT core 가 2-D DCT/IDCT 대신에 사용되며, 1 bit serial 분산산술방식을 이용하여 1-D DCT/IDCT를 구현하였다. 또한 파워소모를 줄이기 위해 움직임 예측에서 얻을 수 있는 SAE 값을 이용한 DCT와 양자화 모듈을 동작을 시키지 않는 방식을 제안하였다. 그리고 AC/DC 예측방법을 위한 메모리를 줄일 수 있도록 AC/DC 예측블록을 위한 메모리 구조 및 접근방법을 제안하였다. 그 결과, 하드웨어의 재 사용성이 놀아지고 파워소모가 작아짐을 알 수 있었다. 제안된 설계는 27㎒로 돌아가며, 실험결과 DCT와 IDCT 는 IEEE 기준을 만족함을 알 수 있었다.

• 대한전자공학회논문지SD
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• 제39권12호
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• pp.1062-1070
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• 2002

본 논문은 가변길이 다중비트 코딩 알고리듬을 제안하고 DCT/IDCT(이산여현변환/역이산여현변환)설계에의 적용 과정을 제시한다 가변길이 다중 비트 코딩은 일반적인 Booth's알고리듬과 같이 중첩에 의한 다중비트 코딩을 가변적인 방법을 사용하여 그 중 2의 멱승이 되는 부분 즉 2k의 SD(Signed Digit)을 생성하는 방법이다. 이렇게 발생된 SD는 곱셈에 있어서 2k의 부분적(Partial Product)을 생성하게 되고 이로 인해 필요한 하드웨어는 단순한 덧셈기와 쉬프트 연산에 필요한 플립플롭만 필요하게 되므로 설계과정에 있어서 칩의 면적과 속도 면에서 효율적인 방법이다. 본 논문에서는 이 알고리듬의 정의 및 증명과정과 실제 알고리듬 적용을 위한 DCT/IDCT의 설계방법을 논의하고 제작한 IDCT의 결과에 대해 논의한다. 설계된 IDCT칩은 병렬 고속 처리를 위한 8개의 PE(Processing Element)와 하나의 전치 메모리를 사용한 방법으로 54MHz에서 400Mpixels/sec의 동작속도를 가지며 HDTV 및 MPEG 디코더에 적용하여 동작을 검증하였다.

• 방송공학회논문지
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• 제8권1호
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• pp.30-36
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• 2003

영상압축기술의 발전으로 인하여 디지털 영상은 대부분 압축된 형태로 사용된다. 이러한 압축된 영상을 축소 및 확대하는 것은 네트웍환경에서의 대역폭에 따른 축소된 영상 전송과 디스플레이 장치에 맞는 크기로의 영상 조절 등 다양한 응용에 사용 가능하다. 가장 대표적인 압축 방식은 DCT를 이용해서 영상을 부호화하는 것이다. 최근 DCT로 부호화된 영상에 대해 DCT 영역에서 직접 축소한 후 다시 DCT 영역에서 확대해 원래 크기의 DCT로 부호화된 영상을 얻는 방법에 대한 연구가 진행되어왔다. 이러한 연구의 주관심사는 최종적으로 부호화된 결과 영상의 화질을 개선하는 것이다. 본 논문에서는 DCT로 부호화된 영상을 축소하기 위해, 변경된 IDCT 방법을 제안한다. 그리고 변경된 IDCT 방법을 사용해서 DCT 영역에서 직접 축소된 영상을 얻는 방법과 이에 대응하는 확대된 영상을 얻는 새로운 방법을 제시한다. 제시된 영상 축소 방법과 확대 방법을 같이 사용함으로써 DCT 영역에서 축소 후 확대된 영상은 가장 최근에 제안된 방법들보다 높은 PSNR값을 나타낸다.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 2002년도 정기총회 및 학술대회
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• pp.77-80
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• 2002

영상압축기술의 발전으로 인하여 디지털 영상은 대부분 압축된 형태로 사용된다 이러한 압축된 영상을 축소 및 확대하는 것은 네트웍환경에서의 대역폭에 따른 축소된 영상 전송과 디스플레이 장치에 맞는 크기로의 영상 조절 등 다양한 응용에 사용 가능하다. 가장 대표적인 압축 방식은 DCT를 이용해서 영상을 부호화하는 것이다. 최근 DCT로 부호화 된 영상에 대해 DCT 영역에서 직접 축소한 후 다시 DCT 영역에서 확대해 원래 크기의 DCT로 부호화 된 영상을 얻는 방법에 대한 연구가 진행되어왔다. 이러한 연구의 주관심사는 최종적으로 부호화 된 결과 영상의 화질을 개선하는 것이다. 본 논문에서는 DCT로 부호화 된 영상을 축소하기 위해, 변경된 IDCT 방법을 제안한다. 그리고 변경된 IDCT 방법을 사용해서 DCT 영역에서 직접 축소된 영상을 얻는 방법과 이에 대응하는 확대된 영상을 얻는 새로운 방법을 제시한다. 제시된 영상 축소 방법과 확대 방법을 같이 사용함으로써 DCT 영역에서 축소 후 확대된 영상은 가장 최근에 제안된 방법들보다 높은 PSNR값을 나타낸다.

• 한국멀티미디어학회논문지
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• 제8권2호
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• pp.201-210
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• 2005

본 논문에서는 입력 데이터 특성을 반영하여 전력 효율이 좋은 2차원 DCT/IDCT 구조를 제안한다. 일반적으로 비디오와 영상 데이터 압축에 있어서 제로 또는 작은 값들이 입력 데이터의 많은 부분을 차지하므로 제안 방식에서는 이러한 특성을 이용하여 소모 전력을 줄인다. 특히, 간단한 AND와 비트-슬라이스 매스크(MASK)를 사용하여 곱셈기와 누산기 (accumulator) 내에서 제로를 곱하는 것을 생략하고 요구되는 세분화된 가산기들의 비트-슬라이스를 동적으로 활성화 또는 비 활성화한다. 제안 방식을 1-D DCT/IDCT에 적용하여 얻은 결과에서는 매트릭스 전치에서 전력 절감을 위해 이용되는 불필요한 부호확장비트(SEBs)를 갖고 있지 않음을 보여주고 있다. 비트 레벨 트랜지션 빈도 시뮬레이션(bit-level transition activity simulations)을 통해 기존의 설계에 비해 뚜렷한 전력 절감 효과를 확인하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -3
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• pp.2067-2070
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• 2002

In this paper, a VLSI architecture for transform and quantization module, which consists of 2D-DCT, quantization, AC/DC prediction block, scan conversion, inverse quantization and 2D-IDCT, is presented. The architecture of the module is designed to handle a macroblock data within 1064 cycles and suitable for MPEG-4 video codec handling CIF image formats. Only single 1-D DCT/IDCT cores are used for the design instead of 2-D DCT/IDCT, respectively. 1-bit serial distributed arithmetic architecture is adopted for 1-D DCT/IDCT to reduce the hardware area in this architecture. As the result, the maximum utilization of hardware can be achieved, and power consumption can be minimized. The proposed design is operated on 27MHz clock. The experimental results show that the accuracy of DCT and IDCT meet the IEEE specification.

• 한국멀티미디어학회:학술대회논문집
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• 한국멀티미디어학회 2003년도 춘계학술발표대회논문집
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• pp.14-18
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• 2003

This paper presents the pipeline architecture for the low and column address generator of 2D DCT/IDCT(Discrete Cosine Transform/Inverse Discrete Cosine Transform). For the real time process of image data, it is required that high speed operation and small size hardware In the proposed architecture, the area of hardware is reduced by using the DA(distributed arithmetic) method and applying the concepts of pipeline on the parallel architecture. As a results, the designed pipeline of the low and column address generator for 2D DCT/IDCT architecture is implemented with an efficiency and high speed compared as the non-pipeline architecture. And the operation speed is improved about 50％ up. The design for the proposed pipeline architecture of DCT/IDCT is coded using VHDL.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2007년도 심포지엄 논문집 정보 및 제어부문
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• pp.371-372
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• 2007

In this paper we present performance and implementation comparisons of high performance two dimensional forward and inverse Discrete Cosine Transform (2D-DCT/IDCT) algorithm and low power algorithm for $8{\times}8$ 20 DCT and quantization based on partial sum and its corresponding hardware architecture for FPGA in MPEG-4. The architecture used in both low power 20 DCT and 2D IDCT is based on the conventional row-column decomposition method. The use of Fast algorithm and distributed arithmetic(DA) technique to implement the DCT/IDCT reduces the hardware complexity. The design was made using Mentor Graphics Tools for design entry and implementation. Mentor Graphics ModelSim SE6.1f was used for Verilog HDL entry, behavioral Simulation and Synthesis. The 2D DCT/IDCT consumes only 50% of the Operating Power.