A Low-Power 2-D DCT/IDCT Architecture through Dynamic Control of Data Driven and Fine-Grain Partitioned Bit-Slices

데이터에 의한 구동과 세분화된 비트-슬라이스의 동적제어를 통한 저전력 2-D DCT/IDCT 구조

This paper proposes a power efficient 2-dimensional DCT/IDCT architecture driven by input data to be processed. The architecture achieves low power by taking advantage of the typically large fraction of zero and small-valued input processing data in video and image data compression. In particular, it skips multiplication by zero and dynamically activates/deactivates required bit-slices of fine-grain bit partitioned adders within multipliers and accumulators using simple input ANDing and bit-slice MASKing. The processed results from 1-D DCT/IDCT do not have unnecessary sign extension bits (SEBs), which are used for further power reduction in matrix transposer. The results extracted by bit-level transition activity simulations indicate significant power reduction compared to conventional designs.

본 논문에서는 입력 데이터 특성을 반영하여 전력 효율이 좋은 2차원 DCT/IDCT 구조를 제안한다. 일반적으로 비디오와 영상 데이터 압축에 있어서 제로 또는 작은 값들이 입력 데이터의 많은 부분을 차지하므로 제안 방식에서는 이러한 특성을 이용하여 소모 전력을 줄인다. 특히, 간단한 AND와 비트-슬라이스 매스크(MASK)를 사용하여 곱셈기와 누산기 (accumulator) 내에서 제로를 곱하는 것을 생략하고 요구되는 세분화된 가산기들의 비트-슬라이스를 동적으로 활성화 또는 비 활성화한다. 제안 방식을 1-D DCT/IDCT에 적용하여 얻은 결과에서는 매트릭스 전치에서 전력 절감을 위해 이용되는 불필요한 부호확장비트(SEBs)를 갖고 있지 않음을 보여주고 있다. 비트 레벨 트랜지션 빈도 시뮬레이션(bit-level transition activity simulations)을 통해 기존의 설계에 비해 뚜렷한 전력 절감 효과를 확인하였다.