본 논문에서는 칩 내부 회로 연결선의 모형으로 많이 사용되는 RC-class 회로에 대하여 시뮬레이션을 수행하지 않고 지연 시간을 계산할 수 있는 해석적 3차 근사 기법을 제시한다. 본 논문에서 제시하는 3차 근사 기법은 기존의 2차 근사 기법에 비해 크지 않은 수행 시간을 필요로 하면서도 보다 정확한 결과를 보장한다. 이 해석적 3차 근사 기법은 일반적인 q 차 AWE(Asymptotic Waveform Evaluation)기법의 계산 결과와 비교해 허용 가능한 수준의 오차를 보장하며, 계산 시간의 단축과 함께 수치적으로 안정된 값을 제공한다. 제안하는 기법의 첫 알고리즘은 3차의 근사를 위해 8개의 모멘트를 필요로 하며, 보다 정확한 지연 시간의 근사가 가능하다. 둘째 알고리즘은 3차의 근사를 위해 6개의 모멘트를 필요로 하며, 첫 알고리즘보다 정확도는 뒤지나 빠른 근사가 가능하다.

본 논문은 FCSR(Freedback Control Swing voltage Reduction) 방식을 이용하여 bus 구동전압을 수백 mV이내로 줄일 수 있는 구동기에 대한 내용을 다루고 있다. 이는 MDL 구조와 같이 대용량, 대단위 bus에서의 전력소모를 줄이기 위한 연구로 FCSR은 dual-line bus와 bus precharging을 기본구조로 채택하고 있다. Bus 환경이 변화함에 따라 일정한 구동전압을 유지하기 위하여 구동기의 크기를 자동적으로 조절할 수 있도록 구동기와 bus를 모델링 하였고 또한 odd mode로 동작하는 이웃하는 선간의 커플링 영향을 평행 전류원으로 모델링하여 선간간섭(crosstalk) 영향을 분석하였다. 현대 0.8um 공정으로 제작된 chip은 bus를 600mV로 구동하도록 설계되었으며 테스트결과 3.3V에서 70Mhz로 동작 가능하다. Hspice 시뮬레이션으로 FCSR은 3.3V에서 250Mhz의 동작이 가능하다.

본 논문에서는 접속된 주변장치와 데이터를 비동기로 교환 할 수 있는 접속 비트 전환식 양방향 접속 장치 설계에 대하여 기술한다. 특히 인터럽트 발생기를 설계하기 위해서 제시된 펄스형 순차회로 파형을 합성할 수 있는 진리치 비교 알고리즘을 제안하고 이를 인터럽트 레지스터 설계에 적용한 것에 대하여 상술하였다. 또한 개별 비트 출력 신호들의 클럭 스큐 현상을 없애기 위한 최종 출력 핀 제어 기법을 시스템에 적용하였으며 나머지 블록들을 설계한 기법에 대하여도 상술하였다. 이러한 기법을 사용함으로써 본 논문의 접속 포트들은 0.7ns 이내의 지연시간을 나타내었다.

필기서술의 인식과 관련된 연구는 인식대상 영상이 바르게 분리된 인식단위를 포함한다는 전제로 진행되어 왔다. 그러나 실제적인 필기인식 시스템의 설계에 있어서, 다양한 필기방식으로 인해, 인식단위로의 분리가 선결되어야 할 문제이다. 본 논문에서는 제한없이 쓰여진 필기 문자열로부터 인식의 도움없이 독립된 단어를 분리하는 방법을 제안한다. 구성요소간 물리적인 거리에 의존하는 종래의 방법과 달리, 필기서술 자체로부터 필기자의 띄어쓰기와 관련된 특징들을 적극적으로 추출하고 이를 신경회로망을 사용하여 해석한다. 띄어쓰기와 관련된 정보는 문자 분리과정을 통해 분리된 문자 세그먼트의 높이와 세그먼트 중심선 사이의 간격들을 정규화하여 구한다. 연결요소간의 거리에 기반한 방법들과의 비교실험을 통해 제한한 방법의 유용성을 입증하였다.

ATM망에서 트래픽 흐름을 제어하고 망 자원 사용을 효율적으로 사용하기 위해서는 폭주(Congestion)발생에 의한 망 성능 저하를 막고 폭주현상에 대처할 수 있는 적응적인 제어가 필요하다. 본 논문에서는 모든 트래픽에 대해 고정된 형태의 제어를 하는 Buffered Leaky Bucket과 적응성과 예측 기능을 갖는 신경회로망(Neural Network)을 이용하여 버퍼의 효율성을 높이고 망의 서비스 품질(QoS)로 구별되는 셀 손실율과 버퍼 지연을 테스트 및 성능 비교를 하였다. 또한 입력 트래픽의 다중화를 위해 사용되는 DWRR과 DWEDF의 셀 스케쥴링 알고리즘이 균등 지연을 만족할 수 있도록 개선하였다. 셀 스케쥴러로부터 망의 폭주 정보는 신경회로망을 이용한 Leaky Bucket에서 예측된 트래픽 손실율을 제어하고 손실율 정도에 따라 토큰 발생율과 버퍼 한계값은 제어된다. 이러한 트래픽 손실율 예측은 다음 입력 트래픽에 대한 손실과 버퍼지연을 줄일 수 있도록 제어의 효율성을 높일 수 있으며 다른 제어방식에도 응용될 수 있다. ATM 트래픽에 대한 신경회로망 학습과 예측 테스트를 위해 확률 랜덤 변수에 의해 발생된 셀 발생과 예측을 모의 실험하였으며, 이때 다양한 트래픽의 QoS가 향상되었음을 알 수 있었다.

본 논문에서는 형태소 분석을 이용한 후처리에서 속도 개선을 위해 사전 탐색 횟수를 줄이는 새로운 방법을 제안한다. 본 논문에서 제안하는 방법은, 오인식 어절 검출을 위한 형태소 분석 과정에서 분석되는 일부의 형태소 정보를 최대한 이용하여 오인식 어절의 형태소 구성을 추정한 후, 형태소 단위의 교정을 한다. 형태소 단위의 교정은 어절보다 길이가 짧으므로 최악의 경우라도 생성되는 후보의 수가 어절 단위의 교정보다 적다. 특히, 생성된 후보가 형태소 단위이므로 사전 탐색만으로 올바른 후보를 선택할 수 있으므로 형태소 분석으로 인한 사전 탐색 횟수를 줄일 수 있다. 본 논문에서 제안한 형태소 정보를 이용한 후처리는 기존의 어절 단위 후처리에 비해 생성된 후보의 형태소 분석이 필요 없다. 생성된 후보가 형태소이므로 사전 탐색에 의해 올바른 후보를 선택할 수 있었다. 이로 인해 사전 탐색 횟수는 어절 단위 후처리와 비교하였을 때 60%나 감소되었으며 후처리 결과 문자 인식기의 음절 인식률이 94%에서 97%로 향상되었다.

본 논문에서는 연속 어핀 Takagi-Sugeno 퍼지 시스템의 안정도를 판정하는 새로운 방법을 제안한다. 제안된 방법은 최근 각광을 받고 있는 선형 행렬 부등식이라는 컨벡스 최적화 기법을 이용하여 쉽게 구현할 수 있다. 우선 어핀 Takagi-Sugeno 퍼지 시스템이 안정하도록 되는 조건을 유도하고 이를 선형 행렬 부등식의 형태로 변형하고 수치적 접근방식을 제안한다. 끝으로 컴퓨터 모의 실험을 통하여 제안한 방법의 타당성을 확인한다.