• 한국정보통신학회논문지
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• 제20권7호
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• pp.1303-1310
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• 2016

본 논문에서는 전원전압 0.5V의 심전도 검사기(ECG)를 설계하고 칩으로 제작하여 성능을 확인하였다. ECG는 계측 증폭기, 6차 gm-C 저역 통과 필터 그리고 가변이득증폭기로 구성되어 있다. 계측증폭기는 이득이 34.8dB, 6차 gm-C 저역 통과 필터는 400Hz의 차단주파수를 가지게 설계되었다. 저역 통과 필터의 연산 트랜스컨덕턴스 증폭기는 저전압 동작을 위하여 차동 바디 입력 방법을 사용하였다. 가변이득증폭기의 이득 범위는 6.1~26.4dB로 설계되었다. 설계된 심전도 검사기는 TSMC $0.18{\mu}m$ CMOS 공정을 이용하여 $858{\mu}m{\times}580{\mu}m$의 칩크기로 제작되었다. 측정은 입력 신호를 포화시키지 않도록 외부 연결 저항을 조절하여 이득을 낮춘 상태에서 진행한바, 중간 주파수 이득 28.7dB, 대역폭은 0.5 - 630Hz을 얻었으며, 전원전압 0.5V에서 동작함을 확인하였다.

• 한국통신학회논문지
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• 제41권11호
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• pp.1566-1573
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• 2016

본 논문은 무인기(UAV) 기반 공중 네트워크 시스템을 위한 polyphase In-phase/Quadrature-phase(I/Q) 네트워크 기반 빔-포밍 수신부를 제안한다. 제안하는 polyphase I/Q 네트워크는 낮은 Q-factor와 높은 임피던스를 갖기 때문에 작은 손실로 벡터 변조기를 구동할 수 있다. 벡터 변조기는 가변 이득 증폭기(VGA)로 구성되며, In-phase 및 Quadrature-phase 위상 신호의 진폭 제어 및 벡터 합을 통해 위상을 가변한다. 제안하는 빔-포밍 수신부는 TSMC $0.18{\mu}m$ CMOS 공정을 통해 구현하였다. 프로토타입은 5-6GHz 주파수 대역(-40dB 입력)에서 검증하였다. 6bit 벡터 변조기 제어를 통해 $5.6^{\circ}$ LSB (least significant bit)로 $360^{\circ}$ 위상 가변이 가능하다. 위상 오차는 평균 $1.6^{\circ}$이며, 진폭 오차는 평균 0.3dB이다.

• 한국전자파학회논문지
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• 제21권6호
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• pp.591-600
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• 2010

본 논문에서는 TSMC 0.13 ${\mu}m$ CMOS 공정을 사용하여 3가지 종류의 근거리 레이더용 저전력 교차 결합 전압 제어 발진기를 설계, 제작하였다. 기본적인 교차 결합 전압 제어 발진기는 24.1 GHz를 중심으로 발진하도록 설계되었고, 이를 기본으로 저전력 동작을 위한 subthreshold 발진기가 설계되었다. 특히 큰 트랜지스터를 사용해야 하는 subthreshold 발진기에서 기생 캐패시터에 의해 발진 주파수가 낮아지는 문제점을 개선하기 위해 이중 공진 회로 구조를 발진기에 사용하는 것이 시도되었다. 제작된 CMOS 전압 제어 발진기는 종류에 따라 1 MHz offset 주파수에서 -101~-103.5 dBc/㎐의 위상 잡음, -11.85~-15.33 dBm의 출력 전력, 그리고 475~852 MHz의 주파수 조정 범위들을 보였다. 전력 소모 측면에서는 기본적인 발진기가 5.6 mW를 사용하였고, 저 전력 subthreshold 회로는 3.3 mW를 사용하였다. 이중 공진 회로 구조의 subthreshold 발진기는 기본 발진기와 유사한 주파수 조정 범위를 유지하면서 상대적으로 작은 전력을 소모하고 개선된 위상 잡음 특성을 보였으며, 1 mW DC 전력 기준의 figure-of-merit(FOM)이 약 3 dB 가량 개선되어 -185.2 dBc의 값을 가졌다.

• 한국전자파학회논문지
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• 제19권7호
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• pp.771-777
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• 2008

본 논문에서는 변형된 시간 지연 기법을 이용한 마이크로파 2차 주파수 체배기가 제안되었다. 제안된 주파수 체배기에서는 입력 신호와 지연된 신호 사이에 발생하는 군지연 시간 부정합을 전압 제어 지연 선로(VCDL)를 이용하여 보상하였다. 가변 슈미트 트리거를 이용한 군지연 시간 정합과 신호 파형의 성형(waveform shaping)으로 인해 원하지 않는 기본 주파수($f_0$)와 3, 4차 고조파 성분들이 충분히 제거할 수 있었다. 결과적으로 출력 단자에서는 오직 2 체배된 주파수 성분($2f_0$)만이 우세하게 나타난다 제안된 주파수 체배기는 1.15 GHz의 기본 주파수에서 설계되었고 TSMC 0.18 $\mu m$ 공정을 이용하여 제작되었다. 입력 신호 전력을 0 dBm 인가하였을 때, 2차 체배된 출력 주파수 성분의 측정된 전력은 2.57 dBm이었다. 2차 체배된 주파수 성분에 대해 $f_0,\;3f_0$, 그리고 $4f_0$ 성분의 제거율은 각각 43.65, 38.65, 그리고 35.59 dB이다.

• 전자공학회논문지SC
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• 제47권2호
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• pp.25-34
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• 2010

본 논문에서는 주파수 배가 방법을 사용한 초고속 전압 제어 링 발진기를 제안하였다. 제안한 전압 제어 발진기는 TSMC 0.18um 1.8V CMOS 공정을 사용하여 설계하였다. 제안한 주파수 배가 방법은 한 주기 안에서 $90^{\circ}$의 위상차를 가지는 4개의 신호를 AND-OR 연산하여 기본 신호의 두 배 주파수를 가지는 신호를 얻어내는 방법이다. 제안한 발진기는 차동 4단 링 발진기와 NAND 게이트를 사용하여 구성하였다. 전압 제어 링 발진기는 완전 차동 형태로 설계하여 정확하게 $90^{\circ}$의 위상차를 가지는 4개의 신호를 얻을 수 있었으며 공통 모드 잡음에 대해 우수한 잡음 성능을 가지게 되었다. 주파수 배가회로는 AND나 OR 게이트에 비해 집적도가 뛰어난 NAND 게이트를 사용하여 AND-OR 연산을 구현하였다. 설계된 전압 제어 링 발진기는 컨트롤 전압에 따라 3.72GHz에서 8GHz의 출력 주파수를 가지며 4GHz에서 4.7mW의 소비 전력과 1MHz 오프셋 주파수에서 -86.79dBc/Hz의 위상잡음 성능을 가짐을 검증하였다. 기존의 고속 전압 제어 링 발진기와의 비교에서도 모든 면에서 가장 뛰어난 성능을 보였고 저렴한 고속 주파수 합성기와 위상 고정 루프 등에 응용될 수 있음을 보였다.

• 대한전자공학회논문지SD
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• 제48권10호
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• pp.72-81
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• 2011

본 논문에서는 IEEE754 표준의 단정도 및 배정도를 지원하는 새로운 부동소수점 변환기를 제안하고 설계하였다. 제안된 변환기는 부호 있는 정수(32비트/64비트)와 부동소수점(단정도/배정도) 간 변환, 부호 없는 정수(32비트/64비트)를 부동소수점(단정도/배정도)으로의 변환, 부동소수점 단정도와 배정도 간 변환뿐만 아니라 부호 있는 고정소수점(32비트 64비트)과 부동소수점(단정도 배정도) 간 변환을 지원한다. 모든 입력 형태를 하나의 형태로 만드는 새로운 내부 형태를 정의함으로써 출력 형태의 표현 범위에 따른 오버플로우 검사를 쉽게 하도록 하였다. 내부 형태는 IEEE754 2008 표준에서 정의된 부동소수점 배정도의 확장된 형태(extended format)와 유사하다. 이 표준에서는 부동소수점 배정도의 확장된 형태(extended format)의 최소 지수부 비트폭은 15비트라고 명시하지만 제안된 컨버터를 구현하는데 11비트만으로도 충분하다. 또한 덧셈기가 대신 +1 증가기를 사용하면서 라운딩 연산과 음수의 정확한 표현이 가능하도록 변환기의 라운딩 스테이지를 최적화하였다. 단일 클럭 사이클 데이터패스와 5단 파이프라인 데이터패스를 설계하였다. 변환기의 두 데이터패스에 대한 HDL 모델을 기술한 후에 Synopsys design compiler를 사용하여 TSMC 180nm 공정 라이브러리로 합성하였다. 합성 결과의 셀 면적은 12,886 게이트(2입력 NAND 게이트 기준)이고 최대 동작 주파수는 411MHz이다.

• 전자공학회논문지SC
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• 제44권1호
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• pp.85-93
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• 2007

본 논문에서는 다수의 병렬 입.출력 환경을 위한 높은 노이즈 마진을 갖고 있는 LVDS I/O 회로를 소개한다. 제안된 LVDS I/O회로는 송신단과 수신단으로 구성되어 있으며 송신단 회로는 차동위상 분할기와 공통모드 피드백(common mode feedback)을 가지고 있는 출력단으로 이루어져 있다. 차동위상 분할기는 SSO(simultaneous switching output) 노이즈에 의해 공급전압이 변하더라도 안정된 듀티 싸이클(duty cycle)과 $180^{\circ}$의 위상차를 가진 두 개의 신호를 생성한다. 공통모드 피로백을 가지고 있는 출력단 회로는 공급전압의 변화에 상관없이 일정한 출력전류를 생성하고 공통모드 전압(common mode voltage)을 ${\pm}$0.1V 이내로 유지한다. LVDS 수신단 회로는 VCDA(very wide common mode input range differential amplifier)구조를 사용하여 넓은 공통 입력전압 범위를 확보하고 SSO 노이즈에 의한 공급 전압의 변화에도 안정된 듀티 싸이클(50% ${\pm}$ 3%)을 유지하여 정확한 데이터 복원이 가능하다. 본 논문에서 제안한 LVDS I/O 회로는 0.18um TSMC 라이브러리를 기본으로 하여 설계 되었으며 H-SPICE를 이용하여 시뮬레이션 하였다.

• 전자공학회논문지SC
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• 제44권1호
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• pp.74-84
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• 2007

본 논문에서는 기존의 DLL 지연 시간 잠금 범위를 확장하기 위해 새로운 이중 루프 DLL을 제안하였다. 제안한 DLL은 Coarse_loop와 Fine_loop를 포함하고 있으며, 와부 클럭과 2개의 내부 클럭 사이의 초기 시간차를 비교하여 하나의 루프를 선택하여 동작하게 된다. 2개의 내부 클럭은 VCDL의 중간 출력 클럭과 최종 출력 클럭이며 두 클럭의 위상차는 $180^{\circ}$이다. 제안한 DLL은 일반적인 잠금 범위 밖에 있을 경우 Coarse_loop를 선택하여 잠금 범위 안으로 이전 시킨 후 Fine_loop에 의하여 잠금 상태가 일어난다. 따라서 제안한 DLL은 harmonic lock이 일어나지 않는 한 항상 안정적으로 잠금 과정이 일어날 수 있게 된다. 제안한 DLL이 사용하는 VCDL은 두 개의 제어 전압을 받아 지연 시간을 조절함으로 일반적인 다 적층 currentstarved 형태의 인버터 대신에 TG 트랜지스터를 이용하는 인버터를 사용하여 지연 셀을 구성하였다. 새로운 VCDL은 종래의 VCDL에 비하여 지연시간 범위가 더욱 확장되었으며, 따라서 제안한 DLL의 잠금 범위는 기존의 DLL의 잠금 범위보다 2배 이상 확장되었다. 본 논문에서 제안한 DLL 회로는 0.18um, 1.8V TSMC CMOS 라이브러리를 기본으로 하여 설계, 시뮬레이션 및 검증하였으며 동작 주파수 범위가 100MHz${\sim}$1GHz이다. 또한, 1GHz에서 제안한 DLL의 잠금 상태에서의 최대 위상 오차는 11.2ps로 높은 해상도를 가졌으며, 이때 소비 전력은 11.5mW로 측정되었다.

• 융합신호처리학회논문지
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• 제8권4호
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• pp.237-243
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• 2007

본 논문은 모바일 카메라 화질 개선을 위한 실시간 불량 화소(Dead pixel) 검출 및 보정 시스템에 대해 제안하고 있다. 영상 입력장치인 CIS(CMOS Image Sensor)는 소형화, 저전력, 비용절감의 효과로 각광받고 있다. 하지만 이미지 센서와 결합된 불량 화소 보정 장치에 관한 기존 방법에 있어서, 연속된 불량 화소들을 검출하지 못 하거나, 정상화소임에도 불구하고 불량 화소로 분류하여 영상이 훼손되는 경우가 발생한다. 제안된 알고리즘은 불량 화소를 핫 픽셀(Hot pixel)과 콜드 픽셀(Cold pixel)로 분류하여, 라인 검출방법과 $5{\times}5$ 창 검출 방법을 순차적으로 처리하여, 불량화소의 특성에 따라 검출 및 보정하는 방법을 제안한다. 라인 검출 알고리즘은 수평 저주파 영역의 불량화소를 검출한다. 그리고 $5{\times}5$창 검출 알고리즘은 수직, 대각 저주파 영역과 고주파 영역에 대한 불량 화소를 검출한다. 제안된 알고리즘은 시뮬레이션 결과, 99%의 높은 검출율을 보여주고 있다. 그리고 Verilog-HDL를 사용하여 구현하였고 Synopsys의 Design Analyzer와 TSMC 0.25um ASIC library로 합성하였으며, 총 Gate counts는 23K로 낮은 하드웨어 복잡도를 가진다.

• 전자공학회논문지SC
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• 제42권6호
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• pp.23-36
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• 2005

PLL은 통신을 포함한 여러 분야에서 광범위 하게 사용된다. 본 논문에서는 향상된 부스큐 지연 방식을 이용한 고속 VCO와 이를 이용한 PLL을 제안하였다. 제안한 VCO와 PLL은 0.18um CMOS 공정을 기본으로 하여 1.8V의 전원전압에서 동작 하도록 설계되었다. 제안한 VCO는 서브 피드백 루프를 패스 트랜지스터로 설계 하였으며, 이 패스 트랜지스터는 NMOS PMOS가 사용되어서 주파수 이득이 반대인 2개의 주파수 제어전압이 필요하게 되며, 이로 인해 우수한 잡음 성능을 가지게 된다. 또한, 이 서브 피드백 루프와 부 스큐 지연방식은 보다 높은 주파수를 생성하게 된다. 실제 제안한 회로의 검증을 위하여 7단의 링 구성의 VCO를 설계하였으며, 설계된 VCO는 $3.2GHz\~6.3GHz$로 동작하며, 1MHz 오프셋 주파수에서 -128.8dBc/Hz의 위상잡음성능을 가짐을 검증 하였다. 이때의 전원 전압은 1.8V이며 VCO의 소비 전류는 3.8mA이다. 그리고 제안한 VCO를 이용하여 설계된 이중 루프 필터 구조의 PLL이 5GHz 대역에서 안정적으로 동작함을 검증하였다. 따라서, 제안한 VCO가 고주파 대역읜 통신기기에서 LC 공진회로를 대체 할 수 있음을 보였다. 본 논문에서 제안한 회로는 0.18um TSMC 라이브러리를 기본으로 하여 설계 하였다.