• Transactions on Electrical and Electronic Materials
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• 제8권5호
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• pp.196-200
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• 2007

In this paper, we propose and discuss the design using a simple method that reduces the fixed pattern noise(FPN) generated on the amorphous Si($\alpha-Si$) bolometer. This method is applicable to an IR image sensor. This method can also minimize the size of the reference resistor in the readout integrated circuit(ROIC) which processes the signal of an IR image sensor. By connecting four bolometer cells in parallel and averaging the resistances of the bolometer cells, the fixed pattern noise generated in the bolometer cell due to process variations is remarkably reduced. Moreover an $\alpha-Si$ bolometer cell, which is made by a MEMS process, has a large resistance value to guarantee an accurate resistance value. This makes the reference resistor be large. In the proposed cell structure, because the bolometer cells connected in parallel have a quarter of the original bolometer's resistance, a reference resistor, which is made by poly-Si in a CMOS process chip, is implemented to be the size of a quarter. We designed a ROIC with the proposed cell structure and implemented the circuit using a 0.35 um CMOS process.

• JSTS:Journal of Semiconductor Technology and Science
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• 제8권3호
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• pp.179-192
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• 2008

A multiphase compensation method with mismatch linearization technique, is presented and demonstrated in a $\Sigma-\Delta$ fractional-N frequency synthesizer. An on-chip delay-locked loop (DLL) and a proposed delay line structure are constructed to provide multiphase compensation on $\Sigma-\Delta$ quantizetion noise. In the delay line structure, dynamic element matching (DEM) techniques are employed for mismatch linearization. The proposed $\Sigma-\Delta$ fractional-N frequency synthesizer is fabricated in a $0.18-{\mu}m$ CMOS technology with 2.14-GHz output frequency and 4-Hz resolution. The die size is 0.92 mm$\times$1.15 mm, and it consumes 27.2 mW. In-band phase noise of -82 dBc/Hz at 10 kHz offset and out-of-band phase noise of -103 dBc/Hz at 1 MHz offset are measured with a loop bandwidth of 200 kHz. The settling time is shorter than $25{\mu}s$.

• 한국정보통신학회논문지
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• 제18권12호
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• pp.2933-2938
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• 2014

전류컨베이어 회로를 이용한 주파수 고정 루프 회로를 $0.35{\mu}m$ CMOS 공정으로 설계하였다. 공급전압은 3volts를 사용하였다. 설계된 회로는 분주기, 주파수-전압 변환기, 전압 감산기 및 발진기로 구성하였으며, 각 회로 블록을 대칭적으로 배치하여 공정 변화에 따른 신뢰성 특성을 향상시켰다. HPICE 시뮬레이션 결과 MOS 트랜지스터의 채널길이, 채널 폭, 저항 및 커패시터의 크기가 ${\pm}5%$ 변화할 때 출력주파수의 변화율은 ${\pm}1%$ 내외였다.

• 전기전자학회논문지
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• 제16권4호
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• pp.343-348
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• 2012

본 논문에서는 Digital PFC Controller에 적합한 11비트 100KS/s의 Algorithmic ADC를 설계하였다. 설계한 Algorithmic ADC는 PFC controller에 적합한 11비트 해상도를 만족하면서 반복적인 순환구조의 동작으로 인해 전체 크기를 줄일 뿐 아니라 소비 전류를 최소화 할 수 있다. 본 논문의 Algorithmic ADC는 0.18um 1Poly-3Metal의 CMOS 공정으로 제작 되었으며 100KS/s의 동작 속도에 SNDR 66.7dB, ENOB 10.78비트의 성능을 가진다. 또한 소비전류는 5V 전원 전압에서 780uA이며 설계된 ADC의 칩 면적은 $0.27mm^2$이다.

• 한국멀티미디어학회논문지
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• 제6권2호
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• pp.325-331
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• 2003

본 논문에서는 0.25$\mu\textrm{m}$ 1-poly 5-metal CMOS n-well 공정 을 이 용하여 나선형 인덕터와 블루투스 수신기에 응용할 수 있는 전압제어 발진기를 제안하였다. 제안된 인덕터는다층 메탈을 이용하여 인덕터의 저항 성분을 감소시켜 블루투스 주파수 대역에서 Q값을 향상시켰다 또한 Q값이 향상된 나선형 인덕터를 이용하여 부성저항 전압제어 발진기를 설계하였다. 설계된 부성저항 발진기의 시뮬레이션 결과는 외부의 커패시턴스가 2pF에서 14pF:까지 변화할 때 발진 주파수대역은 2.33GHz에서 2.58GHz이고, 발진 출력은 0dBm 이상이었다.

• 대한전기학회논문지:시스템및제어부문D
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• 제51권12호
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• pp.596-603
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• 2002

New layout methods for implementing MOS switches of ultra low channel resistance are presented. These area-effective layout methods include the waffle structure, zipper structure, star zag structure and fingered waffle structure. The design equations for these new layout structures are analyzed. The area-effectiveness of these structures is compared with that of the conventional alternating bar structure. MOS switches of the waffle structure were fabricated using a standard 0.25um CMOS process. The experimental characterization results of the fabricated MOS switches are presented. The analytical comparison and experimental results show that area reductions over 40% are achievable with the new structures.

• 전기전자학회논문지
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• 제13권1호
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• pp.41-48
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• 2009

본 논문은 고성능 이미지 센서인 CCD 시스템에서 전체 시스템의 성능을 좌우하는 아날로그 프론트 엔드(analog-front end, AFE)를 영상신호처리 유닛과 함께 SoC로써 구현한 설계에 관한 것이다. 데이터의 전송속도가 빨라짐에 따라 데이터 샘플링의 불확실성을 낮추었으며, $0{\sim}36\;dB$의 높은 이득을 가지는 지수함수적인 가변 이득단의 대역폭을 구현하기 위한 구조 및 증폭기의 정밀도를 높이기 위한 기생 커패시턴스에 둔감한 커패시터 배열을 개발하였다. 또한, 블랙-레벨 상쇄를 위한 아날로그 및 디지털 영역에서의 이중 블랙 레벨 상쇄를 효과적으로 구현하였다. 제안된 구조를 $0.35-{\mu}m$ CMOS 공정으로 구현하였으며, 10-bit 해상도의 전체 CCD 카메라 시스템에 적용하여 그 동작을 검증하였다. 제안한 AFE는 3.3 V 공급전압 및 15 MHz의 데이터 전송속도에서 80 mA를 소모하였다.

• 한국전자파학회논문지
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• 제26권10호
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• pp.932-935
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• 2015

본 논문은 $0.11{\mu}m$ RF CMOS 공정에서 부트스트래핑 및 능동 몸체 바이어싱을 사용한 정류기를 제안한다. 제안하는 정류기는 교차 커플링을 이용한 전파정류기의 구조로 이루어져 있으며, 부트스트래핑과 능동 몸체 바이어싱을 이용하여 문턱전압 및 누설전류를 감소시켜 전력변환효율을 증가시켰다. 또한, 무선전력전송용 주파수인 13.56 MHz부터 RFID용 주파수인 915 MHz에서 사용할 수 있으며, 다양한 분야에서 응용될 수 있도록 설계하였다. 측정결과, 부하저항 $10k{\Omega}$ 기준으로 입력전력 0 dBm일 때, 13.56 MHz 주파수에서 전력변환효율 80 %, 915 MHz 주파수에서 40 %를 나타낸다.

• Transactions on Electrical and Electronic Materials
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• 제17권5호
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• pp.261-269
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• 2016

A high-performance transmit/receive (T/R) switch is essential for every radio-frequency (RF) device. This paper proposes a T/R switch that is designed in the CEDEC 0.13 μm complementary metal-oxide-semiconductor (CMOS) technology for 2.4 GHz ISM-band RF applications. The switch exhibits a 1 dB insertion loss, a 28.6 dB isolation, and a 35.8 dBm power-handling capacity in the transmit mode; meanwhile, for the 1.8 V/0 V control voltages, a 1.1 dB insertion loss and a 19.4 dB isolation were exhibited with an extremely-low power dissipation of 377.14 μW in the receive mode. Besides, the variations of the insertion loss and the isolation of the switch for a temperature change from - 25℃ to 125℃ are 0.019 dB and 0.095 dB, respectively. To obtain a lucrative performance, an active inductor-based resonant circuit, body floating, a transistor W/L optimization, and an isolated CMOS structure were adopted for the switch design. Further, due to the avoidance of bulky inductors and capacitors, a very small chip size of 0.0207 mm² that is the lowest-ever reported chip area for this frequency band was achieved.

• 한국산학기술학회논문지
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• 제13권4호
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• pp.1789-1796
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• 2012

본 논문에서는 RFID 태그 칩 구동을 위한 새로운 고효율 CMOS 브리지 정류기를 설계하고 해석하였다. 동작 주파수가 높아짐에 따라 증가하는 게이트 누설전류의 주 통로가 되는 게이트 커패시턴스를 회로적인 방법으로 감소시키기 위해 제안한 정류기의 입력단을 두 개의 NMOS로 종속접속형으로 연결하여 설계하였으며, 이러한 종속접속형 입력단을 이용한 게이트 커패시턴스 감소 기법을 이론적으로 제시하였다. 또한 제안한 정류기의 출력특성은 고주파 소신호 등가회로를 이용하여 해석적으로 유도하였다. 일반적인 경우의 $50K{\Omega}$ 부하저항에 대해, 제안한 정류기는 915MHz의 UHF(for ISO 18000-6)에서는 28.9%, 2.45GHz의 마이크로파 대역 (for ISO 18000-4)에서는 15.3%의 전력변환효율을 보여, 915MHz에서 26.3%와 26.8%, 2.45GHz에서 13.2%와 12.6%의 전력변환효율을 보인 비교된 기존의 두 정류기에 비해 보다 개선된 전력변환효율을 보였다. 따라서 제안한 정류기는 다양한 종류의 RFID 시스템의 태그 칩 구동을 위한 범용 정류기로 사용될 수 있을 것이다.