In this paper, a new simple integral variable structure controller is designed with incorporating the actuator dynamics. The formulation of the VSS (variable structure system) controller design includes integral augmented sliding surface and the dynamics of the actuator expressed as the state equation. An illustrative example is given to show the effectiveness of the developed controller.

본 논문에서는 상위 수준 합성에서 연산자들의 스위칭 최소화를 통한 저 전력 자원 할당 알고리즘을 제안했다. 본 논문에서는 이미 스케줄링 된 CDFG를 대상으로 전력 소모의 원인이 되는 스위칭 동작을 최소화하는 자원할당 알고리즘을 제안한다. 제안된 알고리즘은 DSP 분야의 회로나 필터를 대상으로 연산자가 소모하는 전력을 최소화 하고자 한다. 스케줄링 된 CDFG상에 있는 여러 개의 연산은 자원공유를 통하여 같은 기능 장치에 구현될 수 있다. 이런 경우 두 개의 연속적인 연산의 실행사이에 각 연산의 입력 변수들이 연속적으로 변화하기 때문에 기능장치의 스위칭동작이 변하게 된다. 이때 자원할당 과정에서 기능장치의 입력 신호들 사이의 스위칭동작과 상관관계를 고려하여 소비전력을 감소시킨다. 본 논문에서 제안하는 방법을 이용하여 자원할당을 할 경우 기존 방법과 비교했을 때 그 수행속도는 사용하는 연산자의 수와 최다 제어 단계에 따라서 빨라 질 수 있다. 그리고 소모하는 전력의 경우, 작게는 8.5%에서 9.3%까지 감소효과가 있다.

본 논문에서는 FCC 규격을 만족하는 DS-UWB 통신을 위한 고차미분 가우시안 펄스 생성기를 제안하고, 이를 실험적으로 구현하였다. 100Mbps의 구형파를 가우시안 펄스로 변환하기 위해 두개의 SRB만을 이용한 가우시안 펄스 발생기를 제작하였다. 출력된 펄스는 330 psec의 펄스폭과 920 mV의 크기를 가진다. 또한 WLAN 대역을 제거하기 위해 마이크로스트립 라인과 병렬 스터브를 이용한 고차미분의 특성을 가지는 이중 대역통과 필터를 설계 및 제작하였다. 최종적으로 WLAN 대역을 -25dB 이상 억제를 하고, 시간축 상에서 1 nsec의 펄스폭과 25 mV의 크기를 가지는 13차 가우시안 펄스를 출력하였다.

We have built a grating-based, high-resolution, spectral line-by-line pulse shaper. By controlling individual spectral lines of a mode-locked laser output, we demonstrate the interesting functionalities of the pulse shaper for arbitrary waveform generation, such as width tunable pulse generation, phase controlled waveform generation, microwave waveform generation, etc.

인프라가 없는 Ad-hoc 네트워크에서 트래픽 집중은 시스템 성능에 영향을 준다 이에 트래픽을 고르게 분배하여 자원을 효율적으로 소비하는 것이 필요하다. Ad-hoc 네트워크는 경로가 설정되고 통신이 시작되면 링크의 단절이 생기지 않는 한, 경로의 재설정이 이루어지지 않는다. 본 논문에서는 부하증가에 따른 처리능력이 우수한 AODV 라우팅 프로토콜을 수정 개선하여 네트워크의 트래픽 변화에 능동적으로 부하분산을 할 수 있도록 하였다. 수정된 AODV 라우팅 프로토콜은 트래픽이 집중된 노드가 자신의 프래픽 집중을 메시지로 알리고, 이 메시지를 받은 노트들은 대체 노드가 존재하면 경로 변경 후 데이터를 전송한다 수정한 프로토콜의 동작과 성능은 ns2 시뮬레이터를 이용하여 실험 평가하였다.

본 논문에서는 고속 통신용 인터페이스 회로를 RMVL(redundant multi-valued logic)을 이용하여 CMOS 회로로 설계하였다 설계한 1:4 디멀티플렉서 (demuitiplexer, serial-parallel convertor)는 직렬 데이터를 병렬 redundant 다치 데이터로 변환하는 부호화 회로와 redundant 다치 데이터를 병렬 이진 데이터로 변환하는 복호화 회로로 구성된다. 이 회로는 0.35um 표준 CMOS 공정을 이용하여 구현하였으며, 기존의 이진 논리회로보다 고속 동작을 한다. 이 회로는 3.3V의 공급전원에서 4.5Gb/s 이상의 동작속도와 53mW의 전력소모를 가지며, 동작속도는 0.35um 공정이 가지는 최대 주파수에 의해 제한된다. 설계한 회로가 높은 동작 주파수를 가지는 미세공정상에서 사용될 경우 100b/s 이상의 고속 통신용 인터페이스 구현이 가능하다.

본 논문에서는 상위 수준 합성에서 연산자들의 스위칭 최소화를 통한 저 전력 자원 할당 알고리즘을 제안했다. 본 논문에서는 이미 스케줄링 된 CDFG를 대상으로 전력 소모의 원인이 되는 스위칭 동작을 최소화하는 자원할당 알고리즘을 제안한다. 제안된 알고리즘은 DSP 분야의 회로나 필터를 대상으로 연산자가 소모하는 전력을 최소화 하고자 한다. 스케줄링 된 CDFG상에 있는 여러 개의 연산은 자원공유를 통하여 같은 기능 장치에 구현될 수 있다. 이런 경우 두 개의 연속적인 연산의 실행사이에 각 연산의 입력 변수들이 연속적으로 변화하기 때문에 기능장치의 스위칭동작이 변하게 된다 이때 자원할당 과정에서 기능장치의 입력 신호들 사이의 스위칭동작과 상관관계를 고려하여 소비전력을 감소시킨다. 본 논문에서 제안하는 방법을 이용하여 자원할당을 할 경우 기존 방법과 비교했을 때 그 수행속도는 사용하는 연산자의 수와 최다 제어 단계에 따라서 빨라 질 수 있다. 그리고 소모하는 전력의 경우, 작게는 8.5%에서 9.3%까지 감소효과가 있다.

In this study, the design of advanced LVDS(Low Voltage Differential Signaling) I/O interface circuit with new structural low triggering ESD (Electro-Static Discharge) protection circuit was investigated. Due to the differential transmission technique and low signal swing range, maximum transmission data ratio of designed LVDS transmitter was simulated to 5Gbps. And Zener Triggered SCR devices to protect the ESD Phenomenon were designed. This structure reduces the trigger voltage by making the zener junction between the lateral PNP and base of lateral NPN in SCR structure. The triggering voltage was simulated to 5.8V. Finally, The high speed I/O interface circuit with the low triggered ESD protection device in one-chip was designed.

In this study, the design of low voltage DC-DC converter with low triggering ESD (Electro-Static Discharge) protection circuit was investigated. The purpose of this paper is design optimization for low voltage(2.5V to 5.5V input range) DC-DC converter using CMOS switch. In CMOS switch environment, a dominant loss component is not switching loss but conduction loss at 1.2MHz switching frequency. In this study a constant frequency PWM converter with synchronous rectifier is used. And zener Triggered SCR device to protect the ESD phenomenon was designed. This structure reduces the trigger voltage by making the zener junction between the lateral PNP and base of lateral NPN in SCR structure. The triggering voltage was simulated to 8V.

Al2O3 층의 유무에 따른 Ge 나노입자가 형성된 MOS 구조의 캐패시터의 전압에 대한 캐패시턴스 (C-V)의 특성을 측정하였다. Al20O층이 형성된 MOS 캐패시터의 C-V 곡선은 전압의 변화에 대해 나타나는 반시계 방항의 히스테리시스 특성은 Si 기판과 Ge 나노입자 사이를 전자가 터널링하여 Ge 나노입자에 저장되었기 때문이다. Al2O3 층이 없는 MOS 캐패시터의 경우, 시계 방향의 히스테리시스 특성과 좌측으로 이동한 플랫-밴드 전압 값을 볼 수 있다. 이것은 SiO2 층에 존재하는 산소 결원 (oxygen vacancy) 으로 인한 전하 트랩이 이러한 특성을 나타냈다 할 수 있다. 또, 백색광이 C-V 특성에 미치는 영향에 대하여 논하였다.

본 연구는 단일 ZnO 나노선의 광전 특성에 대한 에이징(aging) 효과에 관한 것이다. 합성 직후의 ZnO 나노선에 대하여 photoluminescence (PL), 광전류 스펙트럼, 전류-전압 특성 및 광응답 특성들을 측정하였고, ZnO 나노선을 3달 동안 공기 중에 노출시킨 후에 위의 실험을 반복하였다. 에이징된 나노선은 합성 직후의 나노선과 비교하여 넓은 영역의 PL 밴드는 약해졌고, 광전류의 크기는 증가하였으며, 광응답 속도는 느려졌다. 본 연구에서 PL를 통해 관찰된 에이징 효과는 나노선 내부에 산소 공극의 수가 감소함으로 인한 것이며, 광전류와 광응답 특성에서 에이징 효과는 나노선 표면 부근에 산소 공극의 형성으로 인한 것이다.