• 대한전자공학회논문지TE
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• 제39권1호
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• pp.16-21
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• 2002

본 논문에서는 TSPC(True Single Phase Clocking) CMOS 회로를 이용하여 출력특성을 향상시킨 고속 PLL을 위한 이중구조 PFD(Phase Frequency Detector)를 제안한다. 넓은 dead zone과 긴 지연시간을 갖고 있는 기존의 3-state PFD는 고속 동작에 사용되는 PLL(Phase-Locked Loop)에서 사용하는 것은 부적합하다. 이러한 3-state PFD의 단점을 해결하기 위하여 다이내믹 CMOS 논리회로로 구현된 다이내믹 PFD는 duty cycle의 변화에 따라 지터 잡음을 발생하는 문제점을 갖는다. 이러한 문제를 해결하기 위하여 TSPC 회로와 이중구조를 갖도록 설계되어 제안된 PFD는 dead zone과 duty cycle의 제한조건을 개선하였고, 지터잡음과 응답특성을 개선하였다. 즉, 이중구조를 갖는 PFD는 상승에지에서 동작하는 P-PFD(Positive edge triggered PFD)와 하강에지에서 동작하는 N-PFD(Negative edge triggered PFD)로 구성하여 이득을 증가시켜 응답특성을 개선한다. 제한된 내용의 입증을 위하여 Hspice 시뮬레이션을 수행하였다. 제안된 PFD는 dead zone이 존재하지 않으며, duty cycle의 변화에도 안정된 결과를 나타내며 응답특성이 우수함을 확인할 수 있었다.

• 한국통신학회논문지
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• 제31권2A호
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• pp.194-200
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• 2006

본 논문에서는 위성 탑재체용 26.4 GHz 국부 발진기를 설계 제작하였다. 제작된 발진기는 고안정도와 고신뢰도를 갖는 기본 주파수 발생부와 기본 주파수 발생부로부터 생성된 8.8 GHz의 신호를 3체배하여 26.4 GHz의 최종 발진 주파수를 만들어내는 주파수 체배부로 구성되어 있다. 기본 주파수 발생부는 샘플링 위상비교기(Sampling Phase Detector)를 이용한 위상 고정 방식의 발진기로 구성하였으며 고안정도를 갖는 OCXO를 기준 주파수원으로 사용하였다. 주파수 체배부는 자체 설계한 MMIC 3체배기와 증폭기를 이용하여 크기와 무게를 줄일 수 있었다. 개발된 국부 발진기는 +11 dBm 이상의 출력 전력과 10 kHz와 100 kHz의 오프셋 주파수에서 각각 -96 dBc/Hz와 -105 dBc/Hz의 위상 잡음 특성을 나타내며, 설계 요구규격을 모두 만족한다.

• 대한전자공학회논문지
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• 제19권2호
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• pp.38-50
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• 1982

이 논문에서는 변형된 디지탈 Costas loop이라고 불리우는 새로운 형의 digital phase-locked loop(DPLL)을 제안하고 성능을 해석하였다. 제안된 DPLL의 주요 특성은 tan-1(·) 함수를 DPLL에 사용함으로써 phase error detector가 선형 특성을 갖게 되고, 따라서 mod-2π 선형 difference equation에 의해서 그 특성을 설명할 수 있다. 본 논문은 2부로 나뉘어져 1부에서는 먼저 제안된 시스템을 설명하고 잡음이 없는 경우 Phase plane방법에 의해서 1차와 2차 loop의 성능을 해석했다. 초기 조건에 관계없이 locking이 될 수 있는 locking 범위의 식을 유도하고, 경우에 따라서 일어날 수 있는 false lock 또는 oscillation 현상을 설명했다. 이론적인 모든 해석은 컴퓨터 시뮬레이션에 의해서 입증되었다. 논문의 2부에서는 잡음이 있을 경우에 제안된 DPLL의 성능을 해석하였다. Chapman-Kolmogorov 방정식을 사용하여 제안된 시스템의 phase error의 steady state probability density함수, mean 및 variance를 얻었다. 이 결과들은 제 2부에 게재 될 것이다.

• 한국전자통신학회논문지
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• 제4권4호
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• pp.247-252
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• 2009

본 논문은 전하펌프와 클록트리거 회로를 사용하는 프리스케일러가 포함된 UHF RFID 응용을 위한 900MHz Integer-N 방식의 주파수 합성기를 소개한다. 쿼드러처 출력이 가능한 전압제어발진기와 프리스케일러, 위상주파수검출기와 전하펌프 및 아날로그 고정 검출기는 0.35-${\mu}m$ CMOS 공정으로 설계되었다. 주파수 분주기는 verilog-HDL 모듈을 통해 설계되었으며 mixed-mode 시뮬레이션을 통해 디자인을 검증하였다. 전압제어발진기의 동작 주파수영역은 828MHz에서 960MHz이고 위상이 90도 차이나는 쿼드러처 신호를 출력한다. 시뮬레이션 결과로 위상잡음은 100KHz offset 주파수에서 -102dBc/Hz 이었으며, 고착시간은 896MHz에서 928MHz까지 32MHz step을 천이할 때 4us이다.

• 한국정보통신학회논문지
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• 제21권2호
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• pp.339-344
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• 2017

본 논문에서는 Early-late detector, Duty-rate modulator, 그리고 LSI(Lock Status Indicator)를 사용하여 작은 크기와 빠른 위상고정 시간을 갖는 위상고정루프를 제안하였다. 제안된 위상고정루프는 작은 용량을 가진 하나의 커패시터를 사용하게 됨으로써 칩의 크기를 결정하는 루프필터의 크기가 작아지게 되어 크기를 최소화 하였다. 기존의 전하펌프와 달리 2개의 전하펌프를 사용하여 하나의 커패시터를 사용하더라도 2차 루프필터를 사용 한 것과 같은 전압파형을 만들어 줌으로써 위상을 고정시킬 수 있다. 2개의 전하펌프는 UP, DN신호 위상의 빠르기를 감지해주는 Early-late detector와 일정한 비율의 파형을 만들어주는 Duty-rate modulator에 의해 제어된다. LSI회로를 사용함으로써 빠른 위상고정시간을 얻을 수 있다. 제안된 위상고정루프는 1.8V $0.18{\mu}m$ CMOS 공정을 사용하여 설계하였고, Hspice 시뮬레이션을 통해 회로의 동작을 검증하였다.

• 한국통신학회논문지
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• 제31권9C호
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• pp.905-913
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• 2006

펄스 방식(Impulse radio)의 초광대역(Ultra-Wideband) 시스템의 타이밍 동기과정에서 획득/추적 과정이 이상적으로 수행되더라도 잔여 타이밍 오차는 존재하게 된다. 이러한 잔여 타이밍 오차는 시스템의 성능에 큰 영향을 미치게 된다. 본 논문에서는 상관 검출 수신기에서 미세 타이밍 오차를 보상하기 위해 보조신호(Reference signal)를 이용한 디지털 위상고정 루프(Digital Phase-Locked Loop)를 제시한다. 우선, 미세 타이밍 오차에 의한 비트에러률(Bit Error Rate:BER)의 성능 열화를 고찰한 후, 타이밍 추적기를 사용함으로써 타이밍 오차가 보상되는 과정과 보상 후 BER 성능을 제시한다. 그리고 타이밍 검출기는 보조신호와 수신신호간의 상관을 이용하는 방식이 제안되었으며 샘플링 주기는 프레임 단위로 이루어지도록 설계되었다. 또한, 본 논문은 성능비교를 위해 여러 종류의 가우시안 모노사이클 펄스에 대해 성능 평가를 수행한다.

• 전력전자학회논문지
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• 제14권2호
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• pp.134-141
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• 2009

전원사고로 인하여 야기되는 전원급변상황에서 위상각의 새로운 PLL 방법은 추종속도를 개선시키기 위하여 제안되었다. 일반적으로 측정된 전원이 이상적이지 않고 고조파가 포함되어 있으며 센서의 노이즈 때문에 동기좌표계 PLL의 피드백 루프에는 LPF를 사용하고 있다. 그러므로 과도상태의 빠른 동특성을 얻기 위해서 LPF를 고려한 PLL시스템의 모델링을 제안하였다. 또한 전원의 급변 시에 빠른 위상각 검출을 위한 방법으로 자동으로 제어기 대역폭과 LPF의 차단주파수를 변동시키는 가변 파라미터 PLL방법을 제안하였다. 이를 시뮬레이션과 실험을 통해 검증하여 유효성을 보이고자 한다.

• International Journal of Ocean System Engineering
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• 제1권4호
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• pp.205-210
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• 2011

High data-rate underwater communications is demanded. This demand imposes stringent requirements on underwater communication equipment of phase-locked-loop (PLL). Phase noise in PLL is unwanted and unavoidable. In this paper, we investigate the PLL phase noise effect on high order QAM for underwater communication systems. The phase noise model using power spectral density is adopted for performance evaluation. The phase noise components considered in PLL are reference oscillator, voltage controlled oscillator (VCO), filter and divider. The filters in PLL noise are assumed to be second order active and passive low pass filters. Through simulation, we analyze the phase noise characteristics of the four components and then investigate the performance improvement factor of each component. Consequently, we derive specifications of VCO, phase detector, divider to meet performance requirement of high data-rate communication using QAM under phase noise influence.

• 한국통신학회논문지
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• 제19권9호
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• pp.1692-1701
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• 1994

이미 상용화된 시뮬레이터인 PSPICE의 기본적인 변형없이 새로운 소자나 시스템을 시뮬레이션하는데 있어 유용한 설계기법인 매크로모델링 기법을 이용하여 위상동기루프를 설계하였다. 위상동기루프는 위상 검출기와 전압제어 발진기, 루프 필터로 이루어져 있고, 이 중 위상 검출기와 전압제어 발진기를 매크로모델링 하였다. 루프 필터단은 외부에서 연결하도록 되어 있으며, 본 논문에서는 간단한 RC 저역통과 필터를 사용하였다. LM565CN PLL의 데이타 시트를 기준으로 설계한 매크로모델 파라미터로 시뮬레이션한 결과, 자유발진 주파수 2.5KHz에서 upper lock range와 lower lock range는 각각 1138Hz, 1500Hz였고, upper capture range와 lower capture range는 563Hz, 437Hz였다. 또한 실험결과와 시뮬레이션 결과가 일치함을 확인하였다.

• 한국전자파학회논문지
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• 제23권11호
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• pp.1280-1287
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• 2012

3.2~6.5 GHz 광대역 특성을 갖는 YTO(YIG Tuned Oscillator) 모듈을 설계 및 제작하였다. 위상 잡음 특성을 개선하기 위해 샘플링 믹서를 이용한 offset PLL(Phase Locked Loop) 구조로 설계하였다. 이 방식은 샘플링 믹서, 위상 비교기, 루프 필터, 전류 드라이버 회로, YTO로 구성된다. 측정 결과, 4.5 GHz에서 위상 잡음은 수식으로 도출한 값과 유사한 10 kHz offset 주파수에서 -100 dBc/Hz를 얻었다. 제작된 YTO 모듈의 위상 잡음은 동작 주파수 대역에서 기존 PLL 구조에 비해 10 dB 이상 우수함을 확인하였다.