• Nuclear Engineering and Technology
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• 제43권4호
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• pp.391-398
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• 2011

The U metal chips generated in developing nuclear fuel and a gamma radioisotope shield have been stored under immersion of water in KAERI. When the water of the storing vessels vaporizes or drains due to unexpected leaking, the U metal chips are able to open to air. A new oxidation treatment process was raised for a long time safe storage with concepts of drying under vacuum, evaporating the containing water and organic material with elevating temperature, and oxidizing the uranium metal chips at an appropriate high temperature under conditions of controlling the feeding rate of oxygen gas. In order to optimize the oxidation process the uranium metal chips were completely dried at higher temperature than $300^{\circ}C$ and tested for oxidation at various temperatures, which are $300^{\circ}C$, $400^{\circ}C$, and $500^{\circ}C$. When the oxidation temperature was $400^{\circ}C$, the oxidized sample for 7 hours showed a temperature rise of $60^{\circ}C$ in the self-ignition test. But the oxidized sample for 14 hours revealed a slight temperature rise of $7^{\circ}C$ representing a stable behavior in the self-ignition test. When the temperature was $500^{\circ}C$, the shorter oxidation for 7 hours appeared to be enough because the self-ignition test represented no temperature rise. By using several chemical analyses such as carbon content determination, X-ray deflection (XRD), Infrared spectra (IR) and Thermal gravimetric analysis (TGA) on the oxidation treated samples, the results of self-ignition test of new oxidation treatment process for U metal chip were interpreted and supported.

• 자원리싸이클링
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• 제4권1호
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• pp.25-30
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• 1995

본 연구에서는 Al 스크랩으로부터 재생지금 제조시 시료의 예비처리, 용제첨가 및 용해분위기가 Al 회수율에 미치는 영향을 조사하였다. 실험결과에 따르면 Al 드로스는 용탕표면에서의 산화반응에 의해 발생하였다. 예비처리의 영향에 다르면 탈지하지 않고 압착한 칩 bale 시료의 경우에는 압착하지 않은 칩 시료에 비해 약 14%의 회수율이 증가하였으며, Al seed 용해공법을 채택하는 경우에는 탈지하지 않고 단지 세편과 압착만을 행하여도 97%의 높은 회수율을 얻을 수 있었다. Al 스크랩 용해시 7wt%까지 첨가된 염에 의해 회수율은 최대 95%까지 증대되었으며, 탄소 및 질소분위기에서도 역시 회수율은 증가하였으나, 염과 탄소의 혼합분 첨가시 과잉 첨가된 탄소는 오히려 회수율을 감소시켰다.

• 전자공학회논문지B
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• 제31B권7호
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• pp.42-48
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• 1994

In this paper, a low power and high speed flash Analog-to-Digital Converter using current-mode concept is proposed. Current-mode approach offers a number of advantages over conventional voltage-mode approach, such as lower power consumption small chip area improved accuracy etc. Rescently this concept was applied to algorithmic A/D Converter. But, its conversion speed is limited to medium speed. Consequently this converter is not applicable to the high speed signal processing system. This ADC is fabricated in 1.2um double metal CMOS standard process. This ADC's conversion time is measured to be 7MHz, and power consumption is 2.0mW, and differential nonlinearity is less than 1.14LSB and total harmonic distortion is -50dB. The active area of analog chip is about 350 x 550u$m^2$. The proposed ADC seems suitable for a single chip design of digital signal processing system required high conversion speed, high resolution small chip area and low power consumption.

• JSTS:Journal of Semiconductor Technology and Science
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• 제17권2호
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• pp.294-301
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• 2017

This paper presents a low power ${\Sigma}{\Delta}$ modulator for an implantable chip to acquire a bio-signal such as EEG, DBS, and EMG. In order to reduce a power consumption of the proposed fourth order modulator, two op-amps utilized for the first two integrators are reconfigured to drive the second two integrators. The KT/C noise reduction circuit in the first two integrators is employed to enhance SNR of the modulator. The proposed circuit was fabricated in a 0.18 um CMOS n-well 1 poly 6 metal process with the active chip core area of $900um{\times}800um$ and the power consumption of 830 uW. Measurement results were demonstrated to be SNDR of 76 dB, DR of 77 dB, ENOB of 12.3 bit at the input frequency of 250 Hz and the clock frequency of 256 kHz. FOM1 and FOM2 were measured to be 41 pJ/step and 142.4 dB, respectively.

• 전자공학회논문지SC
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• 제43권4호
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• pp.53-59
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• 2006

본 논문에서는 새로운 정밀 계측기용 전파 정류 회로를 제안하고 설계하여, 칩으로 구현 후 검증한 것에 대해 기술하였다. 기존의 회로는 회로가 복잡하고, 신호의 출력범위가 공통모드 (VDD/2) 전압부터 제한된 크기의 출력 전압 까지만 동작하는 문제점이 있었다. 제안된 회로에서는 2개의 2x1 먹스, 1개의 차동 차이 증폭기, 1개의 고속비교기를 이용하여 간단하게 구현하였다. 특히 하나의 차동 차이 증폭기를 이용하여 입력된 신호를 접지(Ground) 레벨로 낮추는 기능과 2배 증폭 기능을 동시에 수행하게 함으로서 신호 전압 전 영역 (Vss 부터 전원 전압 VDD 까지)으로 동작하도록 설계하였다. 기존의 회로에 비해 50% 이상의 하드웨어 면적과 소모전력 감소 효과를 얻었다. 제안된 전파정류회로는 0.35 um 1-poly 2-metal 표준 CMOS 공정을 이용하여 구현하여 검증하였다. 칩 면적은 $150um{\times}450um$ 이며 전력 소모는 3.3V 전원 전압에서 840uW이다

• 전기전자학회논문지
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• 제16권4호
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• pp.343-348
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• 2012

본 논문에서는 Digital PFC Controller에 적합한 11비트 100KS/s의 Algorithmic ADC를 설계하였다. 설계한 Algorithmic ADC는 PFC controller에 적합한 11비트 해상도를 만족하면서 반복적인 순환구조의 동작으로 인해 전체 크기를 줄일 뿐 아니라 소비 전류를 최소화 할 수 있다. 본 논문의 Algorithmic ADC는 0.18um 1Poly-3Metal의 CMOS 공정으로 제작 되었으며 100KS/s의 동작 속도에 SNDR 66.7dB, ENOB 10.78비트의 성능을 가진다. 또한 소비전류는 5V 전원 전압에서 780uA이며 설계된 ADC의 칩 면적은 $0.27mm^2$이다.

• 한국신재생에너지학회:학술대회논문집
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• 한국신재생에너지학회 2011년도 춘계학술대회 초록집
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• pp.111.2-111.2
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• 2011

야금학적 방법을 통한 태양전지용 실리콘 제조를 위하여 아크로(Arc furnace)에서 제조된 용융 상태의 금속급 실리콘을 슬래그와 직접 반응시켜 불순물을 제거하는 공정에 관한 연구를 수행하였다. 이를 위해 아크로와 고주파 유도용해로(High-frequency induction furnace)를 이용하여 금속급 실리콘을 제조와 정련 특성 실험을 수행하였다. 본 연구에서 금속급 실리콘을 제조하기 위한 장비로 150kW급-DC 아크로와 300kW급-AC 아크로를 사용하였다. 원재료로 규석, 코크스(Cokes), 숯, 그리고 우드칩(Wood chip)을 실험 비율에 맞춰 아크로 내부에 장입하고, 이를 용융환원 방법을 통해 반응을 시켰다. 이때 생산된 금속급 실리콘의 순도는 약 99.2~99.8% 이었으며, 원재료의 순도, 장입 비율 및 아크로 운전 특성에 따라 편차가 있다. 아크로에서 생산된 금속급 실리콘의 경우 인(phosphorus), 붕소(boron)를 다량 함유하고 있고, 이를 제거하기 위하여 50kW급 고주파 유도용해로 장비를 사용하여 슬래그 정련 실험을 수행하였다. 슬래그 정련시 사용한 성분은 SiO2, CaO 그리고 CaF2 이며, 금속급 실리콘과 슬래그의 질량비 및 반응 시간에 따른 실리콘 불순물 특성을 평가하였다. 실험결과 인과 붕소는 각각 1 ppm 이하, 5 ppm 이하 였으며, 칼슘을 제외한 대부분의 금속 불순물의 경우 0.1~0.2% 임을 확인하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2015년도 추계학술대회
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• pp.861-862
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• 2015

In this paper we present a low area 12-bit SAR ADC (Successive Approximation Register Analog-to-Digital Converter). The proposed circuit is fabricated using Magnachip/SK Hynix 1-Poly 6-Metal $0.18-{\mu}m$ CMOS process, and it is powered by a 1.8-V supply. Total chip area is reduced by replacing the MIM capacitors with MOS capacitors instead of the capacitors consisting of overall part in chip area. The proposed circuit showed improved power dissipation of 1.9mW, and chip area of $0.45mm^2$ as compared to conventional research results at the power supply of 1.8V. The designed circuit also showed high SNDR (Signal-to-Noise Distortion Ratio) of 70.51dB, and excellent effective number of bits of 11.4bits.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2006년도 하계종합학술대회
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• pp.485-486
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• 2006

This paper proposes a novel low-cost CMOS temperature sensor for controlling the self-refresh period of a mobile DRAM. In this temperature sensor, ring oscillators composed of cascaded inverter stages are used to obtain the temperature of the chip. This method is highly area-efficient, simple and easy for IC implementation as compared to traditional temperature sensors based on analog bandgap reference circuits. The proposed CMOS temperature sensor was fabricated with 80 nm 3-metal DRAM process. It occupies a silicon area of only about less than $0.02\;mm^2$ at $10^{\circ}C$ resolution with under 5uW power consumption at 1 sample/s processing rate. This area is about 33% of conventional temperature sensor in mobile DRAM.

• 한국ITS학회 논문지
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• 제13권1호
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• pp.46-52
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• 2014

본 논문에서는 금속 환경에서 사용이 가능한 RFID 국제 규격인 910MHz 대역에서 최상의 성능을 갖는 미앤더 형태의 마이크로스트립 패치 안테나를 설계하였다. 안테나에 부착되는 상용 태그 칩과 정합을 위해 사각 형태의 급전부를 본체에 연결하였으며, 사각 형태의 급전부를 본체 안에 위치하였고, 안테나의 복수부인 본체를 효과적으로 축소하기 위하여 패치의 소자를 증가시켜 다중의 미앤더 형태로 설계하였다. 제안된 안테나는 Case 1, Case 2, Case 3로 각각 3 종류의 안테나를 제작하였으며, 안테나의 크기와 접은 횟수에 따른 대역폭, 효율, 인식 거리 등의 특성을 비교 분석하였다. 측정결과 Case 3 안테나의 성능이 가장 좋은 것으로 나타났다. 또한 안테나의 크기와 미앤더 형태로 접은 횟수에 따른 효율 및 이득 특성 변화가 안테나의 인식 거리에 큰 영향을 미치는 것을 확인하였다.