• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2009년도 하계학술대회 논문집
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• pp.118-119
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• 2009

This paper presents the feature profile evolution silicon deep trench etching, which is very crucial for the commercial wafer process application. The silicon deep trenches were etched with the SF6 gas & Hbr gas based process recipe. The optimized silicon deep trench process resulted in vertical profiles (87o~90o) with loading effect of < 1%. The process recipes were developed for the silicon deep trench etching applications. This scheme provides vertically profiles without notching of top corner was observed. In this study, the production of SF6 gas based silicon deep trench etch process much more strongly than expected on the basis of Hbr gas trench process that have been investigated by scanning electron microscope (SEM). Based on the test results, it is concluded that the silicon deep trench etching shows the sufficient profile for practical MOS FET silicon deep trench technology process.

• 한국전기전자재료학회논문지
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• 제17권7호
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• pp.713-717
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• 2004

In this study, the etched trench properties including cross-sectional profile, surface roughness, and crystalline defects were investigated depending on the various silicon etching and additive gases, For the case of HBr$He-O_2SiF_4$ trench etching gas mixtures, the excellent trench profile and minimum defects in the silicon trench were achieved. Due to the residual oxide film grown by the additive oxygen gas, which acts as a protective layer during trench etching, the undercut and defects generation in the trench were suppressed. To improve the electrical characteristics of trench gate, the hydrogen annealing process after trench etching was also adopted. Through the hydrogen annealing, the trench corners might be rounded by the silicon atomic migration at the trench corners having high potential. The rounded trench corner can afford to reduce the gate electric field and grow a uniform gate oxide. As a result, dielectric strength and TDDB characteristics of the hydrogen annealed trench gate oxide were remarkably increased compared to the non-hydrogen annealed one.

• 한국세라믹학회지
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• 제39권6호
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• pp.570-575
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• 2002

현재 전기 . 전자 기술의 추세는 소형화를 비롯하여 집적화, 저전력화, 저가격화의 장점을 가진 MEMS(Micro Electro Mechanical Systems) device의 개발에 주력하고 있으며, 이를 위해서는 고종횡비와 높은 식각 속도를 가진 HDP(High Density Plasma) etching 기술 개발이 필수적이라 할 수 있다. 이를 위하여 우리는 Inductively Coupled Plasma(ICP) 장비를 이용하여 각 공정 변수에 의한 실리콘 deep trench식각 반응을 연구하였다. 실험 공정 변수인 platen power, etch/passivation cycle time에서 etching 단계 시간에 따른 변화와 SF$_{6}$:C$_4$F$_{8}$ 가스유량을 변화시켜 연구하였으며 또한 이들의 profile, scallops, 식각 속도, 균일도, 선택비도 관찰하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2007년도 춘계종합학술대회
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• pp.544-547
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• 2007

본 연구에서는 Shallow trench isolation(STI)를 형성하기 위한 과정을 제시할 것이다. 소자간 분리를 위한 전통적인 방법으로 LOCOS(Local Oxidation of Silicon) 방식이 사용되어왔으나, 소자가 미세해짐에 따라 LOCOS 방식에서 나타나는 단차와 Birds Beak이라는 횡 방향의 산화에 의한 활성 영역의 손실을 무시할 수 없게 되어 새로운 소자 분리 방법이 필요하게 되었으며 이러한 요구에 의해 도입된 Isolation 기술이 Shallow Trench Isolation(STI) 기술이다. 다양한 etching options은 중요한 부분이다. 이 경우에 trench etching의 방향은 점점 좁아지는 측면을 경사지게 하면서 협곡을 만드는 효과적인 방법을 사용할 것이다. 본 연구에서는 좁은 협곡(Shallow trench)의 절반만 시뮬레이션 될 것이다. 만약 모든 협곡의 시뮬레이션을 필요로 한다면 다변의 etching은 사용될 수 있다. STI 공정의 핵심은 trench etch를 좁게하면서 반도체 소자를 어떻게 하면 잘 분리할 수 있는가에 있다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2009년도 추계학술대회 논문집
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• pp.74-74
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• 2009

The ArF PR mask was. developed to overcome the limit. of sub 40nm patterning technology with KrF PR. But ArF PR difficult to meet the required PR selectivity by thin PR thickness. So need to the multi-stack mask such as amorphous carbon layer (ACL). Generally capacitively coupled plasma (CCP) etcher difficult to make the high density plasma and inductively coupled plasma (ICP) type etcher is more suitable for multi stack mask etching. Hybrid Coupled Plasma source (HCPs) etcher using the 13.56MHz RF power for ICP source and 2MHz and 27.12MHz for bias power was adopted to improve the process capability and controllability of ion density and energy independently. In the study, the oxide trench which has the multi stack layer process was investigated with the HCPs etcher (iGeminus-600 model DMS Corporation). The results were analyzed by scanning electron microscope (SEM) and it was found that etching characteristic of oxide trench profile depend on the multi-stack mask.

• JSTS:Journal of Semiconductor Technology and Science
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• 제14권3호
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• pp.263-267
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• 2014

Super junction trench gate power MOSFETs have been receiving attention in terms of the trade-off between breakdown voltage and on-resistance. The vertical structure of super junction trench gate power MOSFETs allows the on-resistance to be reduced compared with conventional Trench Gate Power MOSFETs. The heat release of devices is also decreased with the reduction of on-resistance. In this paper, Lattice Temperature of two devices, Trench Gate Power MOSFET and Super junction trench gate power MOSFET, are compared in several temperature circumstance with the same Breakdown Voltage and Cell-pitch. The devices were designed by 100V Breakdown voltage and measured from 250K Lattice Temperature. We have tried to investigate how much temperature rise in the same condition. According as temperature gap between top of devices and bottom of devices, Super junction trench gate power MOSFET has a tendency to generate lower heat release than Trench Gate Power MOSFET. This means that Super junction trench gate power MOSFET is superior for wide-temperature range operation. When trench etching process is applied for making P-pillar region, trench angle factor is also important component. Depending on trench angle, characteristics of Super junction device are changed. In this paper, we focus temperature characteristic as changing trench angle factor. Consequently, Trench angle factor don't have a great effect on temperature change.

• 대한전자공학회논문지
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• 제24권1호
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• pp.85-90
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• 1987

Trench capacitors with four different structures were fabricated using plasma and reactive ion etching technique, and evaluated using their C-V and I-V characteristics. The results shows that the two step plasma etching technique is the best method to fabricate the trench capacitor because of its high breakdown field (~7.75 MV/Cm) and good step coverage. And the fixed oxide charges are comparable between the trench (3.6xE10/Cm\ulcorner~7.5xE10/Cm\ulcorner and the planar(4.5xE10/Cm\ulcorner~6.5E10/Cm\ulcorner capacitors.

• 한국정보전자통신기술학회논문지
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• 제9권2호
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• pp.155-161
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• 2016

본 논문은 광 도움 전기화학적 식각으로 나노갭 트렌치 구조를 형성하고 이를 이용해서 정전 용량형 가속도 센서를 설계하고 제작한 것에 대한 연구이다. 정전 용량형 가속도 센서의 감도를 증가시키기 위해 스프링에 연결된 관성질량과 연결된 전극과 감지전극 사이의 간격을 좁혀 커패시턴스의 변화량을 증가시키고 있다. 이를 실현시키기 위해 광-도움 전기화학적 식각을 이용하였고 ANSYS 프로그램을 이용하여 구조해석을 실시하여 $1mm{\times}mm$ 크기의 초소형 정전 용량형 가속도 센서를 설계하였다. 광-도움 전기화학적 식각의 실험 변수인 빛의 세기, dc 전압, 용액의 조성, 피치 등을 고려하여 가속도 센서는 제작 되었다. 최적 공정 조건은 dc전압 2V, Blue LED 20mA, 49wt%HF:DMF:D.I.Water=1:20:10, 피치 $20{\mu}m$이며, 폭 344nm, 깊이 $11.627{\mu}m$의 나노갭 트렌치가 형성되었다.

• Transactions on Electrical and Electronic Materials
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• 제17권5호
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• pp.302-305
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• 2016

In this paper, a low on-resistance and high current driving capability trench gate power metal-oxide-semiconductor field-effect transistor (MOSFET) incorporating a current sensing feature is proposed and evaluated. In order to realize higher cell density, higher current driving capability, cost-effective production, and higher reliability, self-aligned trench etching and hydrogen annealing techniques are developed. While maintaining low threshold voltage and simultaneously improving gate oxide integrity, the double-layer gate oxide technology was adapted. The trench gate power MOSFET was designed with a 0.6 μm trench width and 3.0 μm cell pitch. The evaluated on-resistance and breakdown voltage of the device were less than 24 mΩ and 105 V, respectively. The measured sensing ratio was approximately 70:1. Sensing ratio variations depending on the gate applied voltage of 4 V ~ 10 V were less than 5.6%.

• 한국진공학회지
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• 제13권3호
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• pp.120-126
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• 2004

트렌치 소자 제조시 게이트 산화막 성장과 내압 강하의 원인이 되는 식각손상 회복과 코너 영역의 구조를 개선하기 위해 수소 분위기 열처리를 하였다. 열처리시 수소 원자에 의한 환원 반응을 이용하여 표면 에너지가 높은 코너 영역에서는 원자들의 이동에 의한 결정면 재배열, 산화막 측벽에서의 실리콘 원자 적층, 표면 거칠기의 개선 효과 등을 전자현미경 관찰을 통해 확인하였다. 실리콘 원자의 이동을 방해하는 식각 후 잔류 산화막을 수소 가스의 환원성 분위기에서 열처리함으로써 표면 에너지를 낮추는 방향으로 원자의 이동이 일어나 concave 영역, 즉 트렌치 bottom corner에서는 (111), (311) 결정면 재분포 현상이 일어남을 확인할 수 있었다. 또한 convex comer에서의 원자 이동으로 인해 corner 영역에서는 (1111) 면의 step 들이 존재하게 되고 원자 이동에 의해 산화막 측벽에 이르러 이동된 원자의 적층이 일어나며, 이는 열처리시 표면 손상 회복이 원자이동에 의함을 나타낸다. 이러한 적층은 표면 상태가 깨끗할수록 정합성을 띄어 기판과 일치하는 에피 특성을 나타내고 열처리 온도가 높을수록 표면 세정 효과가 커져 식각손상 회복효과가 커지며, 이를 이용하여 이후의 산화막 성장시 균일한 두께를 코너영역에서 얻을 수 있었다