• 대한전자공학회논문지SD
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• 제43권9호
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• pp.53-58
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• 2006

버텍스 쉐이더는 fixed function T&L(Transform and Lighting) 엔진의 유연성을 향상시키고, 이전보다 다양한 3D 그래픽 효과를 표현하기 위하여 설계되었다. 본 논문의 쉐이더는 DirectX 8.1 의 Vertex Shader 1.1 과 OpenGL ARB에 기초하여 설계하였다. 버텍스 쉐이더는 벡터 연산을 위하여 4개의 ALU로 구성된다. 작은 면적의 저전력 설계를 위하여 32비트 부동소수점 데이터 형식을 24비트 데이터 형식으로 대체하였다. 버텍스 쉐이더 코어의 동작 검증을 위하여 Xilinx Virtex2 300M gate 모듈을 사용하였다. 시납시스 합성결과 TSMC 0.13um 공정에서 115MHz의 주파수로 동작가능하고, 12.5M Polygons/sec 의 연산성능을 보였다. 버텍스 쉐이더 코어의 면적은 동일 공정에서 11만 게이트를 차지한다.

• 대한전자공학회논문지SD
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• 제45권11호
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• pp.44-49
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• 2008

ASK 100% RF 입력신호를 이용하는 13.56MHz RFID 태그를 위한 클럭 복원회로를 제안하였다. 제안한 클럭 복원회로는, 레지스터로 조절되는 DLL을 이용하여 입력 RF 신호의 크기가 0인 구간에서도 기준 클럭 신호를 사용하지 클럭을 생성하도록 설계되었다. 제안한 회로는 TSMC 0.18um 1P6M 공정을 사용하여 설계하였으며, 제안된 회로는 DLL의 위상 잠김 시간이 6.4usec 이하이며 공급전압이 3.3V에서 43uW를 소모한다.

• 한국인터넷방송통신학회논문지
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• 제16권6호
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• pp.231-237
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• 2016

본 논문에서는 스위치드 본드와이어 인덕터 뱅크를 사용하여, 넓은 주파수 튜닝범위를 갖는 다중대역 저잡음 CMOS 전압제어발진기가 제안되었다. 본드와이어 인덕터와 CMOS 스위치의 결합으로 주파수 튜닝범위는 증가하고, 위상잡음은 개선되었다. 제안된 다중대역 CMOS 전압제어발진기는 2.3GHz부터 6.3GHz까지의 주파수에 대해 동작하며, 위상잡음은 1MHz 오프셋 주파수에 대해, 각각 -136dBc/Hz와 -122dBc/Hz를 나타내었다. 스위치드 본드와이어 인덕터 뱅크는 각 주파수 대역에서 높은 Quality factor(Q)를 나타내어, 위상잡음과 전력소모량 사이의 trade-off를 더욱 원활하게 해 준다. 제안된 전압제어발진기는 TSMC 0.18um CMOS공정을 사용하여 설계되었고, 7.2mW의 전력을 사용하며, 6GHz 발진주파수에 대해 1MHz 오프셋 주파수에서 -189.3dBC/Hz의 성능지수(FOM)를 나타내었다.

• 한국전자파학회논문지
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• 제16권9호
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• pp.957-963
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• 2005

본 논문에서는 TSMC 0.25 ${\mu}m$ CMOS RF-Mixed mode 공정 기술을 이용하여 초고속 광통신 시스템의 수신부에 사용되는 광대역 transimpedance amplifier를 설계하였다. 특히 광대역을 구성하기 위해 cascode와 common-source 구조에 active inductor shunt peaking을 이용하여 설계 및 제작하였으며, 측정 결과 gain 변화 없이 -3 dB 대역폭 특성이 cascode는 0.8 GHz에서 $81\%$ 증가한 1.45 GHz, common-source는 0.61 GHz에서 $48\%$ 증가한 0.9 GHz 결과가 나왔으며, 전체 파워 소비는 바이어스 2.5 V를 기준으로 37 mW와 45 mW이며, transimpedance gain은 61 dB$\Omega$과 61.4 dB$\Omega$을 얻을 수 있었다. 그리고 input noise current density도 상용 TIA와 거의 비슷한 $5 pA/\sqrt{Hz}$와 $4.5 pA/\sqrt{Hz}$를 가지며, out put Return loss는 전 대역에서 -10 dB 이하의 정합 특성을 보였다. 그리고 전체 chip 사이즈는 $1150{\times}940{\mu}m^2$이다.

• 융합신호처리학회논문지
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• 제9권4호
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• pp.321-328
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• 2008

본 논문에서는 차세대 정지영상 압축 표준 JPEG2000 CODEC의 Wavelet 변환부와 양자화기의 하드웨어 구조를 제안하고 선계하였다. 본 논문의 칼라 2-D DWT 프로세서는 JPEG 2000 Hard-wired Encoder에 적용하기 위해 제안하였다. JPEG 2000DWT(Discrete Wavelet Transform)에서는 Daubechies 9/7 filter를 사용하였고 2-B DWT의 변환과 복원과정에서의 오차가 ${\pm}1$LSB 이내로 들어갈 수 있게 설계하였다. 기존에 설계되었던 filter의 하드웨어 구조에서 하드웨어 복잡도를 높이는 곱셈기를 사용하지 않고 shift-and-adder 구조를 사용하였다. 이것은 DWT 변환에서 가장 많은 연산을 차지하는 filter의 동작 속도를 향상시킬 수 있으며 하드웨어 복잡도도 낮출 수 있다. 본 시스템은 표준화된 하드웨어 설계 언어인 Verilog-HDL을 사용하여 설계하였고, Synopsys사의 Design Analyzer와 TSMC $0.25{\mu}m$ ASIC Library를 사용하여 검증하였다.

• 전자공학회논문지CI
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• 제45권2호
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• pp.41-47
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• 2008

대부분의 미디어 압축 코덱에는 가변 길이 부호 기법이 적용된다. 본 논문에서는 이러한 가변 길이 부호의 복호 과정을 가속하기 위해 비트열 처리 전용 레지스터와 이를 이용하는 비트열 처리 전용 명령어 세트를 추가하는 방법을 제안한다. 본 논문에서 제안하는 명령어 세트는 프로세서에 기본적으로 존재하는 데이터 패스를 최대한 활용하고 비트열 정보를 비트열 입력포트 대신 메모리에서 읽어온다. 따라서 제안하는 명령어 세트는 프로세서의 변형을 최소화하고 추가적인 입력 제어기와 버퍼 없이 범용 프로세서에 적용하여 가변 길이 부호의 복호과정을 가속할 수 있다. 제안하는 명령어 세트의 데이터 패스를 TSMC $0.25{\mu}m$ 라이브러리를 이용하여 합성한 결과, 65 비트의 메모리와 344 게이트가 필요하였으며 0.19 ns의 추가적인 지연 시간이 있었다. 제안하는 명령어 세트는 H.264/AVC의 가변 길이 부호의 복호 수행 시간을 약 55 % 감소시켰다.

• 전자공학회논문지CI
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• 제45권3호
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• pp.142-148
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• 2008

복호된 영상의 블록 경계에서 발생하는 왜곡을 보정하기 위해 사용된 H.264/AVC 표준의 디블록킹 필터는 개선된 품질의 영상을 제공하지만, 이에 사용되는 복잡한 필터링 연산은 복호기의 처리 시간을 지연시키는 주된 요인이 되고 있다. 본 논문에서는 이러한 필터링 연산을 더 빠르게 수행할 수 있는 명령어를 제안하고 ASIP을 구성하여 디블록킹 필터를 가속하였다. LISA를 이용하여 MIPS 기반의 기준 프로세서를 설계하고 디블록킹 필터 모델을 시뮬레이션하여 제안하는 명령어 적용에 따른 실행 사이클의 성능 향상을 비교하였으며, 설계된 기준 프로세서를 CoWare의 Processor Designer를 통해 HDL을 생성하고 Synopsys의 Design Compiler를 이용하여 TSMC 0.25um 공정으로 합성하고 제안하는 명령어를 추가할 경우에 대해 면적 및 동작 지연시간 등을 비교하였다. 합성 결과, 제안하는 명령어 셋을 적용함에 따라 면적 및 동작 지연시간에서 각각 7.5%와 3.2%의 증가를 보였으며, 이로 인해 실행 사이클 면에서는 평균 18.18%의 성능 향상을 보였다.

• 한국전자파학회논문지
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• 제28권7호
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• pp.571-575
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• 2017

논문은 $0.13{\mu}m$ TSMC CMOS 공정을 이용한 위상 배열 안테나의 C-대역 양방향 T/R 칩셋에 관한 연구이다. 위상 배열 안테나의 필수 부품인 T/R 칩셋은 6 비트 위상변위기, 6 비트 가변 감쇄기, 양방향 증폭기로 구성하였다. 위상 변위기의 경우 정밀한 빔 조향을 위해서 $5.625^{\circ}$의 간격으로 최대 $354^{\circ}$까지 제어가 가능하며, 측엽 레벨을 제어하기 위한 가변 감쇄기는 0.5 dB 간격으로 최대 31.5 dB까지 감쇄가 가능하다. 또한, 1.2 V의 안정적인 전원공급을 위한 LDO(Low Drop Output) 레귤레이터와 디지털 회로의 제어가 간편하도록 SPI(Serial Peripheral Interface)를 집적화 하였으며, 칩 크기는 패드를 포함하여 $2.5{\times}1.5mm^2$이다.

• 한국정보통신학회논문지
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• 제10권8호
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• pp.1465-1470
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• 2006

본 논문에서는 단거리 무선 통신의 새로운 국제 표준으로 부상하고 있는 2.4 GHz ZigBee 응용을 위한 저전력 CMOS LNA(Low Noise Amplifier)를 설계하였다. 제안한 구조는 전류 재사용 기법을 이용한 2단 cascade구조이며 회로의 설계에서 TSMC $0.18{\mu}m$ CMOS 공정을 사용하였다. 전류 재사용단은 두 단의 증폭기 전류를 공유함으로써 LNA의 전력 소모를 적게 하는 효과를 얻을 수 있다. 본 논문에서는 LNA설계 과정을 소개하고 ADS(Advanced Design System)를 이용한 모의실험 결과를 제시하여 검증하였다. 모의실험 결과, 1.0V의 전압이 인가될 때 1.38mW의 매우 낮은 전력 소모를 확인하였으며 이는 지금까지 발표된 LNA 중 가장 낮은 값이다. 또한 13.83dB의 최대 이득, -20.37dB의 입력 반사 손실, -22.48dB의 출력 반사 손실 그리 고 1.13dB의 최소 잡음 지수를 보였다.

• 한국정보통신학회논문지
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• 제17권2호
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• pp.391-396
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• 2013

본 논문에서는 고성능 HEVC 복호기 설계를 위해 SAO(Sample Adaptive Offset)의 수행시간 단축과 연산량, 하드웨어 면적 감소를 위한 하드웨어 구조를 제안한다. 제안하는 SAO 하드웨어 구조는 $8{\times}8$ CU(Coding Unit)를 처리하는 연산기를 구성하여 하드웨어 면적을 최소화하고, 내부레지스터를 이용하여 $64{\times}64$ CU의 처리를 지원한다. 또한 기존 SAO의 top-down 블록분할 구조 대신 bottom-up 블록분할 구조로 설계하여 연산시간 및 연산량을 최소화한다. 제안한 SAO 하드웨어를 TSMC $0.18{\mu}m$ CMOS 표준 셀 라이브러리 이용해 합성한 결과 게이트 수는 30.7k개의 로직게이트로 구현되며 최대동작주파수는 250MHz이다. 제안한 SAO 하드웨어 구조는 하나의 매크로 블록을 복호화하는데 64사이클이 소요된다.