• 한국산학기술학회논문지
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• 제5권1호
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• pp.13-15
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• 2004

고속처리를 위한 나노급의 논리소자의 개발을 위해서는 소스/드레인 영역의 저항을 감소시키는 것이 필수적이다. 반도체소자의 개발 로드맵을 제시하고 있는 ITRS의 보고에 의하면 70㎚급 MOSFET에서는 채널영역의 저항에 대비하여 그 외의 영역이 나타내는 저항성분이 약 15% 이내로 제작되어야 할 것으로 예측하고 있다. 이 기준을 유지하기 위해서는 소스/드레인 영역의 각 전류 흐름에 기인하는 가상적 기생저항에 대한 성분 분리와 이들이 가지는 저항값에 대한 정량적 계산이 이루어져야 한다. 이에 본 논문은 calibration된 TCAD simulation을 통해 나노영역의 Tr.에서 저항성분을 계산, 평가하는 방법을 연구하였다. 특히, 소스/드레인 영역의 실리사이드 접촉 저항성분들을 최소화하여 optimize하기 위한 전략을 제시한다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2017년도 춘계학술대회
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• pp.200-201
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• 2017

이 논문은 3D 순차적 CMOS 인버터 회로의 전기적 상호작용을 고려한 시뮬레이션을 제시하고자 한다. 상층 NMOS는 BSIM-IMG, 하층 PMOS에는 LETI-UTSOI 모델을 사용하여 전기적 상호작용이 잘 반영되는지 TCAD 데이터와 SPICE 데이터를 비교하였다. 트랜지스터 간의 높이가 작을 때 하층 게이트의 전압의 변화에 따라 상층 전류-전압 특성에 전기적 상호작용이 잘 반영되는 것을 확인하였다.

• 전기전자학회논문지
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• 제24권4호
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• pp.1167-1171
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• 2020

본 연구에서는 상시불통형 p-GaN 전력반도체소자의 신뢰성 향상을 위해 p-GaN 게이트막 내부의 전계를 완화하고자 p-GaN 게이트 도핑농도의 계조화를 제안한다. TCAD 시뮬레이션으로 균일한 도핑농도를 갖는 소자와 문턱전압과 출력 전류 특성이 동일하도록 p형 농도를 계조화하고 최적화하였다. p-GaN 게이트층에서의 전계 감소로 소자의 게이트 신뢰성이 개선될 수 있을 것으로 판단된다.

• 반도체디스플레이기술학회지
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• 제6권3호
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• pp.25-33
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• 2007

A computationally efficient and accurate Monte Carlo (MC) simulator of electron beam lithography process, which is named SCNU-EBL, has been developed for semiconductor nanometer pattern design and fabrication. The simulator is composed of a MC simulation model of electron trajectory into solid targets, an Gaussian-beam exposure simulation model, and a development simulation model of photoresist using a string model. Especially for the trajectories of incident electrons into the solid targets, the inner-shell electron scattering of an target atom and its discrete energy loss with an incident electron is efficiently modeled for multi-layer resists and heterogeneous multi-layer targets. The simulator was newly applied to the development profile simulation of ZEP520 positive photoresist for NGL(Next-Generation Lithography). The simulation of ZEP520 for electron-beam nanolithography gave a reasonable agreement with the SEM experiments of ZEP520 photoresist.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2016년도 제50회 동계 정기학술대회 초록집
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• pp.421.2-421.2
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• 2016

고효율 태양전지에서 후면 반사 방지막은 장파장대(900nm~1200nm) 빛의 내부 반사를 증가시켜 광흡수도를 개선한다. 태양전지 후면에 박형 절연층 구조를 구성함으로써 특정 파장에서 높은 반사도를 얻을 수 있는 Bragg mirror 구조를 이론적으로 계산할 수 있다. Bragg mirror 구조를 이용하여 태양전지의 후면 반사층(Rear reflector layer)을 형성함으로써 태양전지 내부의 광흡수도를 개선할 수 있다. 후면 반사 방지막(Rear anti-reflection coating)으로 사용되는 Al2O3와 SiOxNy 또는 이러한 두 가지 물질의 겹층 구조를 구성하여 장파장대 빛의 반사도 차이에 의한 광흡수도 개선 정도를 광학 시뮬레이션을 통해 계산하였다. 광학 시뮬레이션은 TCAD를 이용하였으며 두 가지 겹층 구조에서 각 반사 방지막의 두께에 따른 단락 전류(Jsc)의 개선 정도, 후면 반사층 두께의 최적화 조건을 계산하였다. 후면 반사방지막을 제외한 기본적인 태양전지 구조는 n-type PERC 구조를 사용하였으며, 후면 반사방지막만의 광학적 특성을 살펴보기 위해 전극은 광학적으로 투명하다고 가정하였다. 반사방지막 두께의 범위는 Al2O3(5-30nm), SiNx(150-300nm), SiOxNy(150-300nm)에서 수행하였으며, 각각 1nm, 2nm 간격으로 진행하였다. Al2O3/SiOxNy 구조에서는 단락 전류가 32.45-32.87mA/cm2 값을 가진다. Al2O3/SiNx 구조에서는 단락 전류가 32.59-32.87mA/cm2 값을 가진다. 결론적으로, 후면 반사방지막의 겹층 구조를 통해 광흡수도를 증가 시킬 수 있으며, TCAD 시뮬레이션을 통하여 입사되는 태양광 스펙트럼에 최적화된 구조를 설계할 수 있다.

• 한국정보통신학회논문지
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• 제18권10호
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• pp.2509-2515
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• 2014

본 논문에서는, 초고집적 CMOS를 위한 얕은 트랜치 격리로 기존의 수직 구조에서 내부 임계전압과 활성 영역의 스트레스 영향을 개선시키고자 한다. 이를 위해서 제안한 구조는 회자 모양의 얕은 트랜치 격리 구조이며, 기존 수직 구조와 제안한 구조에 대해서 전자농도 분포와 게이트 바이어스 대 에너지 밴드 형태, 열전자 스트레스와 열 손상의 유전 강화 전계를 분석 하고자 한다. 물리적 기본 모델들은 TCAD 툴을 이용하며, 집적화 소자들에 있어서 분석 조건은 주위 조건과 스트레스 인가이다. 분석 결과, 얕은 트랜치 격리 구조가 소자의 크기가 감소됨에 따라서 수동적인 전기적 기능이며, 트랜지스터 응용에서 제안한 회자 구조의 얕은 트랜치 격리 구조가 전기적 특성에서 전위차 전계와 포화 임계 전압이 높게 나타났으며, 활성영역에서 스트레스의 영향은 감소되었다. 이 결과 데이터를 바탕으로 제작한 소자의 결과 분석도 시뮬레이션 결과 데이터와 거의 동일하였다.

• 한국시뮬레이션학회논문지
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• 제23권3호
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• pp.27-32
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• 2014

본 논문에서는, 초고집적 CMOS 회로를 위한 얕은 트랜치 격리로 기존의 수직 구조 보다 개선된 성질을 갖는 새로운 구조를 제안하고자 한다. 이를 위해서 제안한 구조는 회자 모양의 얕은 트랜치 격리 구조이다. 특성 분석은 기존 수직 구조와 제안한 구조에 대해서 전자농도 분포, 열전자 스트레스의 산화막 모양, 전위와 전계 플럭스, 열 손상의 유전 전계와 소자에서 전류-전압 특성을 분석 하고자 한다. 물리적 기본 모델들은 TCAD 툴을 이용하며, 집적화 소자들에 있어서 분석 조건은 주위 조건과 전류와 시간의 인가 스트레스 조건이다. 분석 결과, 얕은 트랜치 격리 구조가 소자의 크기가 감소됨에 따라서 수동적인 전기적 기능이었다. 트랜지스터 응용에서 제안한 회자 구조의 얕은 트랜치 격리 구조가 전기적 특성에서 전위차, 전계, 전자농도 분포가 높게 나타났으며, 활성영역에서 스트레스에 의한 산화막의 영향은 감소되었다. 이 결과 데이터를 바탕으로 소자의 전류-전압 특성 결과 분석도 양호한 특성으로 나타났다.

• 전기전자학회논문지
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• 제26권4호
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• pp.728-735
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• 2022

이번 연구에서 우리는 낮은 온 저항을 위해 p-well 영역 아래에 도입된 전류 확산층을 변화시켜 고전압 4H-SiC 전력 Diffused MOSFET(DMOSFET)에 대해 연구했다. Current Spreading Layer(CSL)의 두께(T_CSL)를 0~0.9 um, CSL의 도핑 농도(N_CSL)를 1~5×10¹⁶ cm^-3으로 변화시키면서 소자의 전기적 특성을 분석하였다. TCAD 2D-simulation을 통해 최적화되었으며 CSL이 온 저항을 낮추는 것뿐만 아니라 항복전압도 낮춤으로써 CSL의 최적화의 중요성을 확인하였다. 최적화된 구조는 59.61 mΩ·cm²의 온저항, 5 kV의 항복전압, 0.43 GW/cm²의 Baliga's Figure of Merit(BFOM)을 보여주었다.

• 전기전자학회논문지
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• 제13권1호
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• pp.87-93
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• 2009

본 논문에서는 높은 홀딩 전압을 갖는 사이리스터(SCR; Silicon Controlled Rectifier)구조에 기반 한 새로운 구조의 ESD(Electro-Static Discharge) 보호 소자를 제안하였다. 홀딩전압은 애노드단을 감싸고 있는 n-well에 p+ 캐소드를 확장시키고, 캐소드단을 n-well로 추가함으로써 홀딩전압을 증가시킬 수 있다. 제안된 소자는 높은 홀딩전압 특성으로 높은 래치업 면역성을 갖는다. 본 연구에서 제안된 소자의 전기적 특성, 온도특성, ESD 감내특성을 확인하기 위하여 TCAD 시뮬레이션 툴을 이용하여 시뮬레이션을 수행하였다. 시뮬레이션 결과 제안된 소자는 10.5V의 트리거 전압과 3.6V의 홀딩전압을 갖는다. 그리고 추가적인 n-well과 확장된 p+의 사이즈 변화로 4V이상의 홀딩전압을 갖는 것을 확인하였다.

• 디지털콘텐츠학회 논문지
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• 제18권6호
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• pp.1193-1198
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• 2017

본 논문에서 개발된 IGBT 구조는 DC 송배전을 위한 고전력 스위치 반도체로서 사용되며, 빠른 스위칭 속도 및 개선된 항복전압 특성을 확보하여, 향후 신재생 장거리 DC 송전을 위한 중요한 전자 소자로서 이용될 것이 기대되고 있다. 새로운 타입의 차세대 전력 반도체로서, 스위칭 속도를 향상시키면서 동시에 항복 전압의 특성을 개선시켜, 전력 손실 특성을 줄이도록 설계되었고, 높은 전류 밀도의 장점을 동시에 획득 가능하다. 이러한 개선된 특성은 Planar IGBT의 N-drift 영역에 $SiO_2$를 추가로 도입함으로서 얻어지며, Sentaurus TCAD 시뮬레이션 툴을 사용하여, 비교 분석하였다.