• 대한전기학회:학술대회논문집
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• 대한전기학회 2005년도 학술대회 논문집 정보 및 제어부문
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• pp.430-432
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• 2005

저에너지 중성자가 가톨리늄(Gd) 막에 입사되면 중성자 포획과정에서 전환전자가 생성된다. 이 전환전자에 의해 pMOSFET $SiO_2$ 산화층에서 발생된 전자-전공쌍이 발생되고, 이 가운데 정공은 산화층 내부에 쉽게 붙잡혀(Trap) 양전하 센터로 작용하게 된다. 이 축적된 전하는 pMOSFET의 문턱전압(Threshold voltage)을 변화시킨다. 본 연구에서는 이러한 간접측정 원리를 이용하여 열중성자를 실기간 탐지할 수 있는 반도체형 탐지소자를 개발하고 하나로(HANARO) 방사선장에서의 시험을 통해 성능을 검증하였다. 그리고 감도관련 변수의 최적화를 통하여 작업자가 사용 가능한 범위의 고감도 열중성자 선량계로 개선 제작하였다. 개발된 선량계는 소형으로 실시간 열중성자 측정이 가능하며 감마방사선으로부터 독립적으로 열중성자를 측정할 수 있는 장점도 지니고 있다.

• 전력전자학회논문지
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• 제27권3호
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• pp.206-213
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• 2022

This paper presents setting up a laboratory-scale testbed to estimate the aging of power MOSFET devices and integrated power modules by measuring its on-state voltage and current. Based on the aging mechanisms of the component inside the power module (e.g., bond-wire, solder layer, and semiconductor chip), a system to measure the on-state resistance of device-under-test (DUT) is designed and experimented: a full-bridge circuit applies current stress to DUT, and a temperature chamber controls the ambient temperature of DUT during the aging test. The on-state resistance of SiC MOSFET measured by the proposed testbed was increased by 2.5%-3% after 44-hour of the aging test.

• 한국산업융합학회 논문집
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• 제27권4_2호
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• pp.935-942
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• 2024

This study analyzes the effects of the parasitic capacitance of the SiC MOSFET used in the Dual Active Bridge ( DAB) converter and proposes a method for calculating the leakage inductance of the transformer. The DAB converter employs high-frequency switching to achieve high efficiency, high power density, and reliability. MOSFETs possess parasitic capacitance, which induces resonance with the leakage inductance of the transformer during switching operations, resulting in a voltage change delay. This paper discusses the effect of the delay of voltage changes on the DAB converter output and proposes a method to calculate the delay time. This method aims to equalize the delay time to minimize this effect and enhance the accuracy of the leakage inductance calculation of the transformer. The proposed method is validated through experiments and simulations.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제42회 동계 정기 학술대회 초록집
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• pp.170-170
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• 2012

최근 주목받고 있는 amorphous InGaZnO (a-IGZO) thin film transistors (TFTs)는 수소가 첨가된 비정질 실리콘 TFT (a-Si;H)에 비해 비정질 상태에서도 높은 이동도와 뛰어난 전기적, 광학적 특성에 의해 큰 주목을 받고 있다. 또한 넓은 밴드갭에 의해 가시광 영역에서 투명한 특성을 보이고, 플라스틱 기판 위에서 구부러지는 성질에 의해 플랫 패널 디스플레이나 능동 유기 발광 소자 (AM-OLED), 투명 디스플레이에 응용되고 있다. 하지만, 실제 디스플레이가 동작하는 동안 스위칭 TFT는 백라이트 또는 외부에서 들어오는 빛에 지속적으로 노출되게 되고, 이 빛에 의해서 TFT 소자의 신뢰성에 악영향을 끼친다. 또한, 디스플레이가 장시간 동안 동작 하면 내부 온도가 상승하게 되고 이에 따른 온도에 의한 신뢰성 문제도 동시에 고려되어야 한다. 특히, 실제 AM-LCD에서 스위칭 TFT는 양의 게이트 전압보다 음의 게이트 전압에 의해서 약 500 배 가량 더 긴 시간의 스트레스를 받기 때문에 음의 게이트 전압에 대한 신뢰성 평가는 대단히 중요한 이슈이다. 스트레스에 의한 문턱 전압의 변화는 게이트 절연막과 반도체 채널 사이의 계면 또는 게이트 절연막의 벌크 트랩에 의한 것으로 게이트 절연막의 선택에 따라서 신뢰성을 효과적으로 개선시킬 수 있다. 본 연구에서는 적층된 $Si_3N_4/SiO_2$ (NO 구조) 이중층 구조를 게이트 절연막으로 사용하고, 완충층의 역할을 하는 $SiO_2$막의 두께에 따른 소자의 전기적 특성 및 신뢰성을 평가하였다. a-IGZO TFT 소자의 전기적 특성과 신뢰성 평가를 위하여 간단한 구조의 pseudo-MOS field effect transistor (${\Psi}$-MOSFET) 방법을 이용하였다. 제작된 소자의 최적화된 $SiO_2$ 완충층의 두께는 20 nm이고 $12.3cm^2/V{\cdot}s$의 유효 전계 이동도, 148 mV/dec의 subthreshold swing, $4.52{\times}10^{11}cm^{-2}$의 계면 트랩, negative bias illumination stress에서 1.23 V의 문턱 전압 변화율, negative bias temperature illumination stress에서 2.06 V의 문턱 전압 변화율을 보여 뛰어난 전기적, 신뢰성 특성을 확인하였다.

• 전기전자학회논문지
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• 제16권4호
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• pp.283-289
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• 2012

이 논문에서 Trench Power MOSFET의 스위칭 성능을 향상시키기 위한 Separate Gate Technique(SGT)을 제안하였다. Trench Power MOSFET의 스위칭 성능을 개선시키기 위해서는 낮은 gate-to-drain 전하 (Miller 전하)가 요구된다. 이를 위하여 제안된 separate gate technique은 얇은(~500A)의 poly-si을 deposition하여 sidewall을 형성함으로서, 기존의 Trench MOSFET에 비해 얇은 gate를 형성하였다. 이 효과로 gate와 drain에 overlap 되는 면적을 줄일 수 있어 gate bottom에 쌓이는 Qgd를 감소시키는 효과를 얻었고, 이에 따른 전기적인 특성을 Silvaco T-CAD silmulation tool을 이용하여 일반적인 Trench MOSFET과 성능을 비교하였다. 그 결과 Ciss(input capacitance : Cgs+Cgd), Coss(output capacitance : Cgd+Cds) 및 Crss(reverse recovery capacitance : Cgd) 모두 개선되었으며, 각각 14.3%, 23%, 30%의 capacitance 감소 효과를 확인하였다. 또한 inverter circuit을 구성하여, Qgd와 capacitance 감소로 인한 24%의 reverse recovery time의 성능향상을 확인하였다. 또한 제안된 소자는 기존 소자와 비교하여 어떠한 전기적 특성저하 없이 공정이 가능하다.

• 한국전기전자재료학회논문지
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• 제23권10호
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• pp.767-770
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• 2010

In this work, we investigated the static characteristics of 4H-SiC vertical metal-oxidesemiconductor field effect transistors (VMOSFETs) by adjusting the doping level of n-epilayer and the effect of a current spreading layer (CSL), which was inserted below the p-base region with highly doped n+ state ($5{\times}10^{17}cm^{-3}$). The structure of SiC VMOSFET was designed by using a 2-dimensional device simulator (ATLAS, Silvaco Inc.). By varying the n-epilayer doping concentration from $1{\times}10^{16}cm^{-3}$ to $1{\times}10^{17}cm^{-3}$, we investigated the static characteristics of SiC VMOSFETs such as blocking voltages and on-resistances. We found that CSL helps distribute the electron flow more uniformly, minimizing current crowding at the top of the drift region and reducing the drift layer resistance. For that reason, silicon carbide VMOSFET structures of highly intensified blocking voltages with good figures of merit can be achieved by adjusting CSL and doping level of n-epilayer.

• 진공이야기
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• 제3권3호
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• pp.15-18
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• 2016

In future wearable electronic systems, 3-dimensional (3D) devices have attracted much attention due to their high density integration and low-power functionality. Among 3D devices, gate-all-around (GAA) nanowire transistor provides superior gate controllability, resulting in suppressing short channel effect and other drawbacks in 2D metal-oxide-semiconductor field-effect transistor (MOSFET). Silicon nanowires (SiNWs) are the most promising building block for GAA structure device due to their compatibility with the current Si-based ultra large scale integration (ULSI) technology. Moreover, the theoretical limit for subthreshold swing (SS) of MOSFET is 60 mV/dec at room temperature, which causes the increase in Ioff current. To overcome theoretical limit for the SS, it is crucial that research into new types of device concepts should be performed. In our present studies, we have experimentally demonstrated feedback FET (FBFET) and tunnel FET (TFET) with sub-60 mV/dec based on SiNWs. Also, we fabricated SiNW based complementary TFET (c-TFET) and SiNW complementary metal-oxide-semiconductor (CMOS) inverter. Our research demonstrates the promising potential of SiNW electronic devices for future wearable electronic systems.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2016년도 전력전자학술대회 논문집
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• pp.44-45
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• 2016

본 논문에서는 DC Nano-grid를 위한 25kW급 고효율 양방향 컨버터를 개발하였다. 제안하는 양방향 컨버터는 넓은 입력전압 범위를 만족하기 위하여 Cascade 부스트-벅 컨버터의 구조로 하였으며 상용화된 SiC MosFET기반 3레그 IPM을 최적으로 사용하기 위해 2상 인터리빙 부스트 컨버터와 단상 벅 컨버터로 하였다. 또한 승 강압 모드에 따라 스위칭하는 스위치 개수를 감소시켜 스위칭 손실을 최소화 하였다. 25kW 시작품을 통해 14kW에서 효율 98.9%를 달성하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 하계종합학술대회논문집
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• pp.351-354
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• 1998

In this paper, electrical characteristics of an n-channel Si MOSFET with L$_{s}$=0.6.mu.m under optical illumination are charaterized on wafer. Energetic photons with .gamma.=830nm, hv=1.494eV, P$_{opt}$=300mW are injected near the drain junction, the most photoresponsive region in the device, via optical fiber. We observed significantly increased drain current and transconductance, which is considered to be useful for the implementation of OEICs on silicon substrate, under optical control with P$_{opt}$=300mW. Optical power-dependent physical mechanisms responsible for the variation of electrical characteristics under optical input are also reported.d.d.d.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2009년도 춘계학술대회 논문집
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• pp.99-100
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• 2009

탄화규소를 이용한 1200V급 MOSFET 소자 제작을 위하여 특성 simulation을 수행하였다. 1200V 내압을 얻기 위해서 불순물 농도가 5E15/cm3이고 에피층의 두께가 12um인 상용 탄화규소 웨이퍼를 기준으로 하였으며 채널 저항을 줄이기 위해 채널길이를 $0.5{\mu}m$로 하였다. 게이트전압이 13V, 드레인 전압이 4V에서 specific on-resistance 값은 $12m\;{\Omega}cm^2$로 매우 우수한 특성을 보이고 있다. P-body의 표면 농도를 5E16/cm3 에서 1E18/cm3으로 변화시키면서 소자의 전기적 특성을 예측하였으며 실험 결과와 비교하여 특성 변수를 추출하였다.