• Journal of electromagnetic engineering and science
• /
• 제14권4호
• /
• pp.376-381
• /
• 2014

We present a CMOS rail-to-rail class-AB amplifier using dynamic current biasing to improve the delay response of the error amplifier in a low-dropout (LDO) regulator, which is a building block for a wireless power transfer receiver. The response time of conventional error amplifiers deteriorates by slewing due to parasitic capacitance generated at the pass transistor of the LDO regulator. To enhance slewing, an error amplifier with dynamic current biasing was devised. The LDO regulator with the proposed error amplifier was fabricated in a $0.35-{\mu}m$ high-voltage BCDMOS process. We obtained an output voltage of 4 V with a range of input voltages between 4.7 V and 7 V and an output current of up to 212 mA. The settling time during line transient was measured as $9{\mu}s$ for an input variation of 4.7-6 V. In addition, an output capacitor of 100 pF was realized on chip integration.

• 전기전자학회논문지
• /
• 제22권2호
• /
• pp.384-392
• /
• 2018

다중출력 LDO 레귤레이터는 다양한 공급 전압이 필요한 임베디드 시스템에서 변환 효율을 개선할 수 있는 방안이 된다. 다중 출력을 위한 시분할 구조에서 LDO의 피드백 인자가 작아지면 정착시간이 길어져서 리플 전압이 커진다. 제안하는 토폴로지에서는 기준 전압을 가변하여 일정한 피드백 인자를 구현함으로써 정착시간과 리플 특성을 개선한다. $0.35{\mu}m$ 표준 CMOS 공정으로 설계한 4 채널 프로토타입의 시뮬레이션 결과 제안하는 구조는 피드백 인자가 0.4 이하인 기존 회로보다 정착시간과 리플 특성이 2배 이상 개선되는 것을 입증하였다.

• 한국산업정보학회논문지
• /
• 제21권1호
• /
• pp.1-6
• /
• 2016

본 논문에서는 기생 트랜지스터를 억제하여 대기 전류를 낮춰 기동전류를 개선한 수직 PNP 트랜지스터의 특성을 소개한다. 기생 효과를 억제하기 위해, 회로 변경 없이 "DN+ 링크"를 사용하여 기생 PNP 트랜지스터를 억제 시킨 수직 PNP 트랜지스터를 설계하였으며, 표준 IC 프로세서를 이용한 LDO 레귤레이터를 제작했다. 제작된 기생 PNP 트랜지스터의 hFE 가 기존의 18에서 0.9로 감소하였다. 개선된 "DN+ 링크" 구조 수직 PNP 트랜지스터로 제작된 LDO 레귤레이터의 기동 전류는 기존의 기동 전류 90mA에서 32mA 로 감소되었다. 이로 인해 대기상태에서 저 소비전력을 구현한 LDO 레귤레이터를 개발하였다.

• 전기전자학회논문지
• /
• 제20권3호
• /
• pp.318-321
• /
• 2016

IoT 산업이 빠르게 성장하면서 전원 관리 집적회로의 중요성이 부각되고 있다. 본 논문에서는 리플 Subtractor, 피드 포워드 커패시터, OTA를 이용한 LDO 구조를 제안한다. 이를 통해 10MHz가 넘는 고주파 영역에서도 -40dB 이상 높은 전원 전압 제거비(PSRR)를 얻었다. 설계된 Low-Dropout(LDO) 레귤레이터는 $0.18{\mu}m$ CMOS 공정에서 설계되었으며 시뮬레이션 결과 PSRR은 부하 전류 40mA, 500kHz에서 -73.4dB다. 최대 구동 가능 전류는 40mA이다.

• 전기전자학회논문지
• /
• 제27권3호
• /
• pp.333-339
• /
• 2023

세계적으로 웨어러블 디바이스의 시장이 확장하고 있으며, 이를 위한 효율적인 PMIC의 수요 또한 늘어나고 있다. 웨어러블 디바이스용 PMIC 특성상 높은 에너지 효율과 작은 면적이 필요하다. 프로세스 기술의 발전으로 저전력 설계가 가능하지만, 기존의 아날로그 LDO 레귤레이터는 전원 전압이 낮아짐에 따라 설계의 어려움이 있다. 본 논문에서는 이중 루프 디지털 LDO용 coarse-fine ADC를 제안한다, ADC의 설계는 55 nm CMOS 공정으로 진행하였고 34.78 dB와 5.39 bits의 SNR과 ENOB를 갖는다.

• 대한전자공학회논문지SD
• /
• 제46권6호
• /
• pp.52-57
• /
• 2009

본 논문은 CMOS RFIC 단일 칩을 위한 Bandgap Voltage Reference와 이를 포함한 저 잡음 Low Dropout (LDO) Regulator 회로에 관한 것이다. 저 잡음을 위해 Bandgap Voltage Reference에 사용된 BJT 다이오드의 유효면적을 증가시켜야 함을 LDO의 잡음해석을 통해 나타내었다. 이를 위해 다이오드를 직렬 연결하여 실리콘의 실제면적은 최소화 하면서 다이오드의 유효면적을 증가시키는 방법을 적용하였고, 이를 통해 LDO의 출력잡음을 줄일 수 있음을 확인하였다. $0.18{\mu}m$ CMOS 공정으로 제작된 LDO는 입력전압이 2.2 V 에서 5 V 일때 1.8 V의 출력전압에서 최대 90 mA의 전류를 내보낼 수 있다. 측정 결과 Line regulation은 0.04%/V 이고 Load regulation은 0.45%를 얻었으며 출력 잡음 레벨은 100 Hz와 1 kHz offset에서 각각 479 nV/$^\surd{Hz}$와 186 nV/$^\surd{Hz}$의 우수한 성능을 얻었다.

• JSTS:Journal of Semiconductor Technology and Science
• /
• 제13권4호
• /
• pp.263-271
• /
• 2013

A low dropout regulator (LDO) with fast transient responses is presented. The proposed LDO eliminates the trade-off between slew rate and unity gain bandwidth, which are the key parameters for fast transient responses. In the proposed buffer, by changing the slew current path, the slew rate and unity gain bandwidth can be controlled independently. Implemented in $0.18-{\mu}m$ high voltage CMOS, the proposed LDO shows up to 200 mA load current with 0.2 V dropout voltage for $1{\mu}F$ output capacitance. The measured maximum transient output voltage variation, minimum quiescent current at no load condition, and maximum unity gain frequency are 24 mV, $7.5{\mu}A$, and higher than 1 MHz, respectively.

• JSTS:Journal of Semiconductor Technology and Science
• /
• 제12권3호
• /
• pp.313-319
• /
• 2012

The power supply rejection (PSR) of low drop-out (LDO) voltage regulator is improved by employing an error amplifier (EA) which is configured so the power supply noise be cancelled at the output. The LDO regulator is implemented in a 0.13-${\mu}m$ standard CMOS technology. The external supply voltage level is 1.2-V and the output is 1.0-V while the load current can range from 0-mA to 50-mA. The power supply rejection is 46-dB, 49-dB, and 38-dB at DC, 2-MHz, and 10-MHz, respectively. The quiescent current consumption is 65-${\mu}A$.

• 한국정보통신학회논문지
• /
• 제20권6호
• /
• pp.1154-1162
• /
• 2016

본 논문에서는 이진 가중치 전류 기법을 이용한 고속 디지털 LDO(Low Dropout) 레귤레이터를 제안했다. 기존의 디지털 LDO는 일정량의 전류를 한 단계씩 제어하기 때문에 응답하는데 오랜 시간이 걸리며, 링잉 문제가 발생하게 된다. 이중 가중치 전류 기법은 링잉 문제를 제거함으로써 출력전압이 빠르게 안정화되도록 한다. 출력전압이 목표 전압에 안정적으로 도달하면, 디지털 LDO의 동작을 멈추는 프리즈 모드를 추가했다. 제안된 고속 응답 디지털 LDO는 출력 전원 전압이 급격히 바뀌는 시스템에서 응답속도가 느린 DC-DC 변환기와 함께 사용되어 출력전압을 빠르게 변하도록 한다. 제안된 디지털 LDO는 기존의 양방향 시프트 레지스터보다 면적이 56% 감소했고, 리플전압이 87% 감소했다. 제안된 디지털 컨트롤러는 $0.18{\mu}F$ CMOS 공정으로 제작되었다. $1{\mu}F$의 출력 캐패시터에서 정착시간이 $3.1{\mu}F$이고, 리플전압은 6.2mV 였다.

• ETRI Journal
• /
• 제32권4호
• /
• pp.520-529
• /
• 2010

In this paper, we present a low-voltage low-dropout voltage regulator (LDO) for a system-on-chip (SoC) application which, exploiting the multiplication of the Miller effect through the use of a current amplifier, is frequency compensated up to 1-nF capacitive load. The topology and the strategy adopted to design the LDO and the related compensation frequency network are described in detail. The LDO works with a supply voltage as low as 1.2 V and provides a maximum load current of 50 mA with a drop-out voltage of 200 mV: the total integrated compensation capacitance is about 40 pF. Measurement results as well as comparison with other SoC LDOs demonstrate the advantage of the proposed topology.