• ETRI Journal
• /
• 제43권6호
• /
• pp.1113-1129
• /
• 2021

Lightweight ciphers are increasingly employed in cryptography because of the high demand for secure data transmission in wireless sensor network, embedded devices, and Internet of Things. The PRESENT algorithm as an ultralightweight block cipher provides better solution for secure hardware cryptography with low power consumption and minimum resource. This study generates the key using key rotation and substitution method, which contains key rotation, key switching, and binary-coded decimal-based key generation used in image encryption. The key rotation and substitution-based PRESENT architecture is proposed to increase security level for data stream and randomness in cipher through providing high resistance to attacks. Lookup table is used to design the key scheduling module, thus reducing the area of architecture. Field-programmable gate array (FPGA) performances are evaluated for the proposed and conventional methods. In Virtex 6 device, the proposed key rotation and substitution PRESENT architecture occupied 72 lookup tables, 65 flip flops, and 35 slices which are comparably less to the existing architecture.

• Journal of Semiconductor Engineering
• /
• 제1권3호
• /
• pp.81-87
• /
• 2020

An instrumentation amplifier (IA) and an analog-to-digital converter (ADC) are essential circuit blocks for accurate and robust sensor readout systems. This paper introduces recent advances in radiation-hardening by design (RHBD) techniques applied for the sensor readout integrated circuits (IC), e.g., the three-op-amp IA and the successive-approximation register (SAR) ADC, operating against total ionizing dose (TID) and singe event effect (SEE) in harsh radiation environments. The radiation-hardened IA utilized TID monitoring and adaptive reference control to compensate for transistor parameter variations due to radiation effects. The radiation-hardened SAR ADC adopts delay-based double-feedback flip-flops to prevent soft errors which flips the data bits. Radiation-hardened IA and ADC were verified through compact model simulation, and fabricated CMOS chips were measured in radiation facilities to confirm their radiation tolerance.

• 전자공학회논문지
• /
• 제51권10호
• /
• pp.96-106
• /
• 2014

기존 학계의 FPGA 툴 연구는 단순한 가상 아키텍처 모델 가정에 의존해 왔다. 이러한 제약을 극복하기 위한 첫걸음으로 분석적 배치 및 배치 적법화의 기본 알고리즘들을 상용 FPGA의 아키텍처에 적용하는 실제 상황에서 발생되는 이슈들을 도출하여 대안을 제시한 후 그 효과를 평가하였다. 먼저, 코어 사용률이 낮은 FPGA에서 배치된 셀들의 무게 중심이 칩 중심에서 벗어나는 현상이 발생할 수 있는데 이 변위를 최소화하는 함수를 분석적 배치의 목적 함수에 추가하였다. 또한 배치 밀도 평가의 정확도를 높이기 위해 셀 종류별로 별도의 밀도 행렬을 사용하는 다층 분석, 그리고 자원이 매우 한정된 블록의 조기 고정 방안을 제안하였다. 그밖에, 슬라이스 내에서 두 개의 플립플롭이 제어 핀들을 공유하기 때문에 발생하는 호환성 문제를 개선하기 위한 플립플롭 사전 패킹도 제안하였다. 제안된 기법은 상용 FPGA 아키텍처를 정확하게 모델링하고 수정 개선할 수 있는 K-FPGA 패브릭 평가 툴킷을 근간으로 구현되었으며 12개의 실용 예제에 적용하여 기존 방식에 비해 평균적으로 배선길이 22%, 슬라이스 사용량 5%를 감축하는 효과를 확인하였다. 본 연구는 신규 FPGA 아키텍처 개발을 위한 최적화 CAD 툴 개발 연구의 기초가 될 것으로 기대한다.

• 정보처리학회논문지A
• /
• 제14A권5호
• /
• pp.301-308
• /
• 2007

본 논문에서는 위상기반 양안스테레오정합 알고리즘을 이용, 실시간으로 dense disparity map을 추출 가능한 고성능 가속기 구조를 설계하였다. 채택된 알고리즘은 웨이블릿 기반의 위상차 기법의 강건성과 위상상관 기법의 기본적인 control 기법을 결합한 Local Weighted Phase Correlation(LWPC) 스테레오정합 알고리즘으로서 4개의 주요 단계로 구성이 되어 있다. 해당 알고리즘의 효율적인 병렬 하드웨어의 설계를 위하여, 제안된 가속기는 각 단계의 기능블록은 SIMD(Single Instruction Multiple Data Stream) 모드로 동작하게 되며, 전체적으로 각 기능 블록은 파이프라인(pipeline) 모드로 실행된다. 그 결과 제안된 구조에서 제시된 파이프라인 동작 모드의 선형 배열 프로세서는 행렬 순차수행 방법에 의한 2차원 영상처리에서 전치메모리의 필요를 제거하면서도 연산의 일반성과 고효율을 유지하게 한다. 제안된 하드웨어 구조는 Xilinx HDL을 이용하여 필요한 하드웨어 자원을 look up table, flip flop, slice, memory의 소모량으로 표현하였으며, 그 결과 실시간 처리 성능의 단일 칩 구현 가능성을 보여주었다.

• 전기전자학회논문지
• /
• 제14권1호
• /
• pp.1-7
• /
• 2010

본 논문은 디스플레이포트 v1.1a 표준에 적합한 AUX(Auxiliary) 채널 구현에 대한 논문이다. 디스플레이포트는 영상 및 음성을 전달하기 하기 위해 메인 링크, AUX 채널, 핫 플러그 검출 라인을 사용한다. 등시적 전송 서비스를 제공하기 위해서 소스 디바이스는 메인 링크를 통해 전달될 영상 및 음성 신호를 특정 형태로 변환하여 재구성하고 싱크 디바이스로 전달한다. AUX 채널은 메인 링크를 구성하고 유지하기 위해 링크 서비스를 제공한다. 그리고 디스플레이 장치가 소스 디바이스에서 전송된 데이터를 정상적으로 나타낼 수 있는지 파악하기 위해 디바이스 서비스를 제공한다. 핫 플러그 검출 라인은 두 디바이스간의 연결을 확인하기 위해서 사용한다. 본 논문은 AUX 채널 구현을 목표로 설계하였으며 설계된 시스템은 SoC Master3를 이용하여 검증을 수행하였다. 합성 툴은 Xilinx ISE 9.2i를 사용하여 3315개의 LUTs와 1466개의 Flip Flops을 사용하였고 최대 168.782MHz 동작 속도의 결과를 얻었다.

• 한국항행학회논문지
• /
• 제24권6호
• /
• pp.557-565
• /
• 2020

원자로의 출력신호를 감시하는 노외중성자속감시계통의 열화상태를 점검하기 위해서는 원자로에서 방출되는 중성자 펄스를 감지하여 처리하는 전자카드에서 주파수형태로 감지하여 전압으로 변환한 후 대수 형태의 직류전압 값을 얻는 방법을 이용한다. 실제로 원전에서 적용하는 방법으로서는 주파수 카운터와 flip-flop 조합으로 이 과정을 수행하거나, 또는 다이오드펌프와 캐패시터의 조합을 이용하는 방법을 쓰며, 아직도 이 방법이 일반적으로 쓰이고 있다. 이 방법들은 높은 주파수에서는 신뢰성이 높으나 낮은 주파수에는 오차가 크고 측정시간도 오래 걸린다는 문제점이 있다. 따라서 본 연구에서는 고출력대의 고주파수 범위뿐만 아니라 중위출력 범위 주파수대, 그리고 극히 저출력 범위에 속해 있는 취약주파수대인 0.21 Hz~2 kHz 범위의 낮은 주파수대에 이르는 광범위한 주파수를 대수직류전압으로 신뢰성 높게 변환시킬 수 있는 장치를 개발하였다. 개발된 선택회로의 신뢰성을 확인하기 위하여 원전에서 사용되는 실제의 데이터값을 적용하여 테스트하였으며, 그 결과를 분석하여 선택회로의 정당성을 입증하였다.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2005년도 추계종합학술대회
• /
• pp.877-880
• /
• 2005

This paper describes a PLL frequency synthesizer for wireless LNA applications. The design is focused mainly on low-power and low-phase noise characteristics. A 128/129 dual-modulus prescaler has been designed using the proposed TSPC D flip-flops for high-speed operation and low-power consumption The designed synthesizer includes all building blocks for elimination of external components, other than the crystal. Its operating frequency can be programmed by external data. The frequency synthesizer has been designed using a $0.25{\mu}m$ CMOS process parameters. It operates in the frequency range of 2GHz to 3GHz and consumes 3.2mA at 2.5GHz from a 2.5V supply.

• 한국산학기술학회논문지
• /
• 제10권6호
• /
• pp.1191-1195
• /
• 2009

본 논문에서는 스캔 체인의 레이아웃 거리를 고려한 효율적인 Test Wrapper 설계 방식을 제안한다. SoC내의 스캔체인들을 태스트하기 위해서는 외부 TAM 라인(line)에 각 스캔체인들을 할당해야 한다. IP 내에 존재하는 스캔체인들은 정상모드에서는 타이밍 위반(Timing Violation)이 발생하지 않도록 레이아웃이 되지만, 테스트 모드에서는 TAM 라인(line)과 연결되는 스캔체인들 간에 부가적인 레이아웃 거리를 갖게 되므로 스캔체인에서 타이밍 위반이 발생될 수 있다. 본 논문에서는 타이밍 위반이 발생하지 않도록 체인간 레이아웃거리를 고려하여 스캔체인을 할당하는 새로운 test wrapper 설계 방식을 제안하였다.

• JSTS:Journal of Semiconductor Technology and Science
• /
• 제17권4호
• /
• pp.568-576
• /
• 2017

This paper presents a clock and data recovery circuit with an adaptive loop bandwidth calibration scheme and the idle power saved frequency acquisition. The loop bandwidth calibration adaptively controls injection currents of the main loop with a trimmable bandgap reference circuit and trains the VCO to operate in the linear frequency control range. For stand-by power reduction of the phase detector, a clock gating circuit blocks 8-phase clock signals from the VCO and cuts off the current paths of current mode D-flip flops and latches during the frequency acquisition. 77.96% reduction has been accomplished in idle power consumption of the phase detector. In the jitter experiment, the proposed scheme reduces the jitter tolerance variation from 0.45-UI to 0.2-UI at 1-MHz as compared with the conventional circuit.

• 대한전자공학회논문지SD
• /
• 제37권11호
• /
• pp.67-73
• /
• 2000

유한상태기의 상태할당은 이로부터 구현되는 순차회로의 속도, 면적, 테스트가능도에 큰 영향을 미친다. 본 논문에서는 상태변수 그룹들 사이에 상호 의존성(dependency)을 최소화하여 스캔선택이 필요한 플립플롭 수를 최소화하기 위한 m-블록 분할을 이용한 새로운 상태할당 기술을 소개한다. 제안되는 방법을 통하여 우선 상태할당을 수행하고 논리 합성을 거친 후에 부분 스캔 설계가 이루어진다. 벤치마크 회로에 대한 실험 결과 면적과 속도 면에서 최적을 유지한 채로 테스트가능도가 현저히 개선되었음을 확인하였다.