• 한국정보통신학회논문지
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• 제12권6호
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• pp.1056-1063
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• 2008

부호화율과 구속장을 선택적으로 지정할 수 있는 다중 표준용 파라미터화된 비터비 복호기의 효율적인 설계에 대해 기술한다. 설계된 비터비 복호기는 부호화율 1/2과 1/3, 구속장 7과 9를 지원하여 4가지 모드로 동작하도록 파라미터화된 구조로 설계되었으며, 각 동작모드에서 공통으로 사용되는 블록들의 공유가 극대화되는 회로구조를 적용하여 면적과 전력소모가 최소화되도록 하였다. 또한, one-point 역추적 알고리듬에 최적화된 ACCS (Accumulate-Subtract) 회로를 적용하였으며, 이를 통해 완전 병렬구조에 비해 ACCS 회로의 면적을 약 35% 감소시켰다. 설계된 비터비 복호기 코어는 0.35-um CMOS 셀 라이브러리로 합성하여 79,818 게이트와 25,600비트의 메모리로 구현되었으며, 70 MHz 클록으로 동작하여 105 Mbps의 성능을 갖는다. 설계된 비터비 복호기의 BER (Bit Error Rate) 성능에 대한 시뮬레이션 결과, 부호화율 1/3과 구속장 7로 동작하는 경우에 3.6 dB의 $E_b/N_o$에서 $10^{-4}$의 비트 오류율을 나타냈다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2021년도 춘계학술발표대회
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• pp.163-166
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• 2021

ICISC'20에서 발표된 경량 블록암호 PIPO는 비트 슬라이스 기법 적용으로 효율적인 구현이 되었으며, 부채널 내성을 지니기에 안전하지 않은 환경에서도 안정적으로 사용 가능한 경량 블록암호이다. 본 논문에서는 ARM 프로세서를 대상으로 PIPO의 병렬 최적 구현을 제안한다. 제안하는 구현물은 8평문, 16평문의 병렬 암호화가 가능하다. 구현에는 최적의 명령어 활용, 레지스터 내부 정렬, 로테이션 연산 최적화 기법을 사용하였다. 구현은 A10x fusion 프로세서를 대상으로 한다. 대상 프로세서상에서, 기존 레퍼런스 PIPO 코드는 64/128, 64/256 규격에서 각각 34.6 cpb, 44.7 cpb의 성능을 가지나, 제안하는 기법은 8평문 64/128, 64/256 규격에서 각각 12.0 cpb, 15.6 cpb, 16평문 64/128, 64/256 규격에서 각각 6.3 cpb, 8.1 cpb의 성능을 보여준다. 이는 기존 대비 각 규격별로 8평문 병렬 구현물은 약 65.3%, 66.4%, 16평문 병렬 구현물은 약 81.8%, 82.1% 더 좋은 성능을 보인다.

• 한국통신학회논문지
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• 제27권12C호
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• pp.1288-1298
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• 2002

타원곡선 암호시스템을 GF(2$^{m}$ )상에서 고속으로 구현하기 위해서는 빠른 나눗셈기가 필요하다. 빠른 나눗셈 연산을 위해선 비트-패러럴 구조가 적합하나 타원곡선 암호시스템이 충분한 안전도를 가지기 위해서는 m의 크기가 최소한 163보다 커야 한다. 즉 비트-패러럴 구조는 0(m$^2$)의 면적 복잡도를 가지기 때문에 이러한 응용에는 적합하지 않다. 따라서, 본 논문에서는 CF(2$^{m}$ )상에서 표준기저 표기법을 사용하여 모듈러 나눗셈 A(x)/B(x) mod G(x)를 고속으로 수행하는 새로운 비트-시리얼 시스톨릭 나눗셈기를 제안한다. 효율적인 나눗셈기 구조를 얻기 위해, 새로운 바이너리 최대공약수(GCD) 알고리즘을 유도하고, 이로부터 자료의존 그래프를 얻은 후, 비트-시리얼 시스톨릭 나눗셈기를 설계한다. 본 논문에서 제안한 나눗셈기는 0(m)의 시간 및 면적 복잡도를 가지며, 연속된 입력 데이터에 대하여, 초기 5m-2 사이클의 지연 후, m 사이클 마다 나눗셈의 결과를 출력한다. 제안된 나눗셈기를 동일한 입출력 구조를 가지는 기존의 연구 결과들과 비교 분석한 결과 칩 면적 및 계산 지연시간 모두에 있어 상당한 개선을 보인다. 따라서 제안된 나눗셈기는 적은 하드웨어를 사용하면서 고속으로 나눗셈 연산을 수행할 수 있기 때문에 타원곡선 암호화시스템의 나눗셈 연산기로 매우 적합하다. 또한 제안한 구조는 기약 다항식(irreducible polynomial) 선택에 있어 어떤 제약도 두지 않고, 단 방향의 신호흐름을 가지면서, 매우 규칙적이기 때문에 필드 크기 m에 대해 높은 유연성 및 확장성을 제공한다.였다. an extraction system, a new optical nonlinear joint transform correlator(NJTC) is introduced to extract the hidden data from a stego image in real-time, in which optical correlation between the stego image and each of the stego keys is performed and from these correlation outputs the hidden data can be asily exacted in real-time. Especially, it is found that the SNRs of the correlation outputs in the proposed optical NJTC-based extraction system has been improved to 7㏈ on average by comparison with those of the conventional JTC system under the condition of having a nonlinear parameter less than k=0.4. This good experimental results might suggest a possibility of implementation of an opto-digital multiple information hiding and real-time extracting system. 촉각에 있는 지각신경세포가 뇌의 촉각엽으로 뻗어 들어가 위의 5가지 신경연접중 어느 형을 형성하는지를 관찰하기 위하여 좌측 촉각의

• 한국통신학회논문지
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• 제25권4A호
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• pp.464-470
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• 2000

본 논문에서는 DS-CDMA환경의 다중 사용자 검출에서 문제되는 다중 접속 간섭을 제거시켜주기 위해 사용되어지는 간섭 제거기에 대하여 소개한다. 기존의 간섭 제거 기술 중 병렬형 간섭 제거기는 장치적으로 복잡하고, 순차적 간섭 제거기는 지연 시간이 길다는 단점을 가지고 있다. 이러한 비선형 간섭 제거기의 성능을 보완하기 위해 제안된 간섭 제거기는 병렬형 간섭 제거기의 초기단 성능을 좌우하는 기존 간섭 제거기(conventional detector)에 전체 수신 신호를 입력시키지 않고 병렬형 간섭 제거기에서 사용되는 정렬(sorting) 기법이 적용되어진 신호를 입력함으로써 BER 성능을 향상시키는 것과 동시에 지연 시간이 줄어 들고 신호 전력 크기가 큰 사용자에 대해서도 다중 접속 간섭을 제거시켜 준다. 또한 좋은 BER 성능을 얻기 위해 필요한 병렬형 간섭 제거기의 단수를 줄일 수 있는 효과가 있다.

• 대한전자공학회논문지TC
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• 제46권6호
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• pp.78-85
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• 2009

시변 채널에서 상향 직교 주파수 분할 다중 접속 (OFDMA uplink : Orthogonal Frequency Division Multiple Access uplink) 시스템은 도플러 현상 (Doppler Effect)과 시간 비동기에 의한 부반송파 간의 간섭 (ICI : Inter-Channel Interference)으로 인해 치명적인 성능 열화가 발생한다. 본 논문에서는 OFDM uplink 시스템에서 부반송파 간의 간섭으로 인한 열화를 줄이기 위해 혼합 간섭 제거 기법 (HIC : Hybrid Interference Cancellation)을 제안한다. 제안된 혼합 간섭 제거 기법은 직렬 간섭 제거 기법 (SIC : Successive Interference Cancellation)의 강인한 간섭 제거 효과와 병렬 간섭 제거 기법 (PIC : Parallel Interference Cancellation)의 복잡도 감소 효과를 동시에 얻을 수 있도록 설계되었다. 이것은 신호 대 간섭 및 잡음 비 (SINR : Signal-to-Interference and Noise Ratio)에 따라 정렬된 수신 신호의 효과적인 군(Group) 선택과 위너 여파기 (WF : Wiener Filter), 그리고 시변 채널 특성을 고려한 신호 선택 기준을 통해 구현된다. 모의 실험 결과에서는 기존 OFDMA 기법의 등화기가 시변 페이딩 채널의 영향이 커짐에 따라 성능 열화가 심해지는 것에 반해 제안된 간섭 제거 기법은 간섭 제거를 위한 신호 선택 기준에 의해 저복잡도에서도 비트 오류 확률 성능이 더욱 향상되며, 또한 성능과 복잡도의 교환이 가능한 유연한 시스템인 것을 보여 준다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제17권3호
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• pp.446-457
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• 2017

In order to reduce the size of frame memory or bus bandwidth, frame memory compression (FMC) recompresses reconstructed or reference frames of video codecs. This paper proposes a novel FMC design based on discrete wavelet transform (DWT) - set partitioning in hierarchical trees (SPIHT), which supports fine-scalable throughput and is area-efficient. In the proposed design, multi-cores with small block sizes are used in parallel instead of a single core with a large block size. In addition, an appropriate pipelining schedule is proposed. Compared to the previous design, the proposed design achieves the processing speed which is closer to the target system speed, and therefore it is more efficient in hardware utilization. In addition, a scheme in which two passes of SPIHT are merged into one pass called merged refinement pass (MRP) is proposed. As the number of shifters decreases and the bit-width of remained shifters is reduced, the size of SPIHT hardware significantly decreases. The proposed FMC encoder and decoder designs achieve the throughputs of 4,448 and 4,000 Mpixels/s, respectively, and their gate counts are 76.5K and 107.8K. When the proposed design is applied to high efficiency video codec (HEVC), it achieves 1.96% lower average BDBR and 0.05 dB higher average BDPSNR than the previous FMC design.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제6권11호
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• pp.2827-2848
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• 2012

Previously, we described a social media cloud computing service environment (SMCCSE). This SMCCSE supports the development of social networking services (SNSs) that include audio, image, and video formats. A social media cloud computing PaaS platform, a core component in a SMCCSE, processes large amounts of social media in a parallel and distributed manner for supporting a reliable SNS. Here, we propose a Hadoop-based multimedia system for image and video transcoding processing, necessary functions of our PaaS platform. Our system consists of two modules, including an image transcoding module and a video transcoding module. We also design and implement the system by using a MapReduce framework running on a Hadoop Distributed File System (HDFS) and the media processing libraries Xuggler and JAI. In this way, our system exponentially reduces the encoding time for transcoding large amounts of image and video files into specific formats depending on user-requested options (such as resolution, bit rate, and frame rate). In order to evaluate system performance, we measure the total image and video transcoding time for image and video data sets, respectively, under various experimental conditions. In addition, we compare the video transcoding performance of our cloud-based approach with that of the traditional frame-level parallel processing-based approach. Based on experiments performed on a 28-node cluster, the proposed Hadoop-based multimedia transcoding system delivers excellent speed and quality.

• 전자공학회논문지
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• 제50권2호
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• pp.104-113
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• 2013

60GHz 멀티-기가비트 WPAN 시스템을 위한 고속 QC-LDPC 복호기의 구조를 제안한다. 제안한 QC-LDPC 복호기 설계를 위하여 4 블록-병렬 계층 복호 기술과 fixed wire network 기술이 적용 되었다. 2단 파이프라이닝과 4 블록-병렬 계층 복호기술은 동작 주파수와 데이터 처리량을 개선시키는데에 큰 효과가 있다. 또한 본 제안한 복호기 구조에서 스위치 네트워크를 구현하여 위하여 fixed wire network로 간단하게 구현될 수 있으면 하드웨어 복잡도를 크게 감소시킬 수 있다. 제안한 672-비트, rate-1/2인 QC-LDPC 복호기 구조는 90-nm CMOS 표준 셀을 이용해 설계 및 합성하였다. 성능 분석 결과 제안한 QC-LDPC 복호기 구조는 794K 게이트를 가지며 클락 속도 290MHz 에서 작동한다. 12-iteration일 때 데이터 처리율은 3.9 Gbps 이며 60GHz WPAN 시스템에 적용되어 사용 될 수 있다.

• 한국통신학회논문지
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• 제18권3호
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• pp.397-409
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• 1993

본 논문은 전류 모드 COMS 다치논리회로를 이용하여 CLA 방식에 의한 8비트 2진 병렬 가산기의 설계를 제안하였고, $5{\mu}m$의 표준 반도체 기술을 이용하여 시뮬레이션하였다. m치의 다치논리회로에 의한 CLA 방식의 가산기 설계시 필요한 발생캐리 $G_K$와 전달캐리 $P_K$의 검출조건을 유도하였고, 이를 4치에 적용하였다. 또한 4치 논리회로와 2진 논리회로의 결합에 의한 연산시 필요한 엔코더, 디코더, mod-4 가산회로, G_k및 P_k 검출회로, 전류-전압 변환회로를 CMOS로 설계하였다. 또한 시뮬레이션을 통해 각 회로의 동작을 검증하였으며, 다치회로의 장점을 이용한 2진 연산에 응용을 보여주었다. 순수한 2진 및 CCD-MVL에 의한 가산기와의 비교를 통해, 제안한 가산기는 1개의 LAC 발생기를 사용하여 1 level로 구성가능하며, 표준 CMOS 기술에 의한 4차 논리회로가 실현 가능하므로 다치논리회로의 유용성을 보였다.

• 대한전자공학회논문지TC
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• 제38권12호
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• pp.10-19
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• 2001

본 논문에서는 IMT(international mobile telecommunications)-2000 3GPP(3rd generation partnership project) 규격에 따른 전송률이 서로 다른 다수의 사용자 신호들을 효과적으로 처리할 수 있는 간단한 병렬형 간섭제거기를 제안한다. 제안한 방식은 다중 전송률 처리를 위하여 모든 사용자들에 공통적이며 전송률이 가장 낮은 제어채널의 한 심벌을 기준블록으로 설정하여 기준블록 단위마다 병렬로 간섭제거를 수행한다. 또한, 사용자간 비동기 환경에서 자신보다 짧은 지연을 갖는 간섭 사용자의 다음 기준블록에 의하여 발생하는 간섭을 미리 판정하고 재생하여 제거함으로써 간섭제거 성능을 개선할 수 있는 효과적인 사전 제거 기법을 제안한다. 제안된 사전 제거 기법을 사용한 다중 전송률 처리 병렬형 간섭제거기의 효율적인 구현을 위하여 샘플단위의 파이프라인을 도입하여 기준블록 주기로 판정하고, 이어서 샘플단위로 재생성하고 샘플단위로 간섭제거를 수행함으로써 최소의 하드웨어를 필요로 하는 파이프라인 구조를 제안한다. 모의실험을 통하여 저l안한 간섭제거기의 신호 대 잡음비 및 사용자 수에 따른 비트 오류율 성능을 분석한다.