• 전기전자학회논문지
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• 제18권2호
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• pp.263-271
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• 2014

본 논문에서는 모바일 기기의 배터리 전력관리 IC(Battery Management IC)에서 전압 및 온도를 측정하여 디지털 신호로 바꾸어 주는데 필요한 시그마-델타 모듈레이터를 설계하였다. 제안하는 이산-시간 시그마-델타 모듈레이터는 2차의 단일 비트 구조이고 0.13um CMOS 공정으로 제작되었다. 모듈레이터의 소모전류를 줄이기 위하여 switched-opamp 방식을 적용하여 설계하였다. 제안하는 모듈레이터는 오버 샘플링 비율이 256 일 때 256kHz의 클락 주파수에서 83-dB의 dynamic range와 81.7dB의 peak signal-to-(noise + distortion) ratio(SNDR)를 가진다. 3.3 V의 전원전압에서 0.66 mW의 전력을 소모하며 모듈레이터 코어의 면적은 $0.425mm^2$ 이다.

• 한국전자파학회:학술대회논문집
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• 한국전자파학회 2000년도 종합학술발표회 논문집 Vol.10 No.1
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• pp.179-182
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• 2000

BWLL용 Ka-Band MMIC 저잡음 증폭기 칩을 InGaAs/GaAs 0.15um Gate 길이의 p-HEMT 공정을 이용하여 개발하였다. 칩 크기 2.5$\times$1.5$\textrm{mm}^2$의 2단으로 설계된 칩의 On-wafer 측정 결과, 24～27 GHz BWLL 주파수 대역에서 최소 19$\pm$0.2dB 이득과 최대 1.7dB의 잡음 지수와 최소 13dB의 반사손실의 특성을 얻었다.

• 전자공학회논문지 IE
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• 제47권2호
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• pp.13-20
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• 2010

본 논문에서는 PWM을 활용한 전류모드 고효율 PWM DC-DC 전원변환 집적회로(Integrated Circuit)를 설계하였다. IC에 인가할 수 있는 최대 전압은 40[V]이며 입력 전압이 DC 2.8[V]~330[V]일 때 출력 전압을 이 보다 높은 전압으로 바꿀 수 있는 한편 외부 저항비나 트랜스의 권선비를 조정하여 원하는 DC 전압을 만들어 낼 수 있다. 출력전압의 3[%] 오차를 유지하면서 3[A] 이상의 전류를 부하에 공급할 수 있도록 구현하였다. 제작공정은 0.6[um], 2P_2M CMOS 공정을 사용하였다. 전원전압이 3.6[V]일 때 대기상태에서 소비전력은 1[mW]이하이고 최대 전력변환 효율은 약 86[%]이다. 칩 사이즈는 2100*2000[um2]이며, 칩을 소형패키지에 내장하여 조립하였기 때문에 휴대형기기나 소형 전자기기에 적용이 편리하게 되어 있다.

• 한국전자파학회논문지
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• 제13권8호
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• pp.783-789
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• 2002

본 논문은 V-band에서 동작하는 MMIC 결합 발진기 array에 관한 것이다. 제안된 발진기 array의 unit cell들은 한 개의 microstrip patch 안테나와 두개의 발진기가 결합된 push-pull 능동 안테나 구조로 되어 있다. 전체 발진기 array의 주파수 동기화는 각 unit cell의 microstrip patch 안테나 사이의 강한 전자기적 결합을 통해 이루어진다. 이로 인해 전체 array를 하나의 MMIC로 구현할 수 있었다. 제안된 구조로 설계된 2종의 V-band 1$\times$2 결합 발진기 array가 0.15 um pHEMT MMIC 표준 공정을 이용해 제작되었다. 제작된 MMIC 칩은 도파관을 이용한 전력 결합 module로 구현되었다. 모듈 측정 결과, 첫 번째 array는 56.372 GHz에서 0.5 dBm의 출력을 나타내었고 다른 하나는 60.147 GHz에서 5.85 dBm의 출력을 나타내었다.

• Journal of Power Electronics
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• 제13권5호
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• pp.829-840
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• 2013

The modified sinusoidal pulse-width modulation (SPWM) is one of the PWM techniques used in three-phase AC-DC buck converters. The modified SPWM works without the current sensor (the converter is current sensorless), improves production of sinusoidal AC current, enables obtainment of near-unity power factor, and controls output voltage through modulation gain (ranging from 0 to 1). The main problem of the modified SPWM is the huge starting current and voltage (during transient) that results from a large step change from the reference voltage. When the load changes, the output voltage significantly drops (through switching losses and non-ideal converter elements). The single-input single-output (SISO) approach with minor-loop voltage feedback controller presented here overcomes this problem. This approach is created on a theoretical linear model and verified by discrete-model simulation on MATLAB/Simulink. The capability and effectiveness of the SISO approach in compensating start-up current/voltage and in achieving zero steady-state error were tested for transient cases with step-changed load and step-changed reference voltage for linear and non-linear loads. Tests were done to analyze the transient performance against various controller gains. An experiment prototype was also developed for verification.

• 한국통신학회논문지
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• 제34권7A호
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• pp.568-573
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• 2009

본 논문에서 0.13um CMOS 공정으로 설계된 배터리 기반 휴대용 통신 시스템 구동용의 온칩 시동회로를 갖는 스텝다운 CMOS DC-DC 변환기를 제안하였다. 1MHz의 스위칭 주파수를 기반으로 설계된 벅 변환기에는 온칩 시동회로와 커패시터 멀티플라이어 기법을 이용한 보상회로를 포함시켰다. 칩 측정 결과 2.5V ${\sim}$3.3V의 입력 전압을 1.2V로 강압시키는데 최대 87.2%의 효율을 갖는다. 최대 부하 전류, 출력 전류 리플 및 전압 리플은 각각 500mA, 25mA, 24mV 이다.

• 전자공학회논문지SC
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• 제45권2호
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• pp.37-44
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• 2008

본 논문에서는 고속 링 발진기를 이용한 WLAN용 5.8 GHz PLL을 제안하였다. 제안한 PLL에 사용된 링 발진기는 부 스큐 지연방식을 이용하여 차동 구조로 설계되었다. 따라서 Power-Supply-Injected Noise에 둔감하며, 1/f Noise를 감소시키기 위하여 Tail Current Source를 사용하지 않았다. 제안한 링 발진기는 $0{\sim}1.8V$의 컨트롤 전압에 걸쳐 $5.13{\sim}7.04GHz$의 발진주파수를 보였다. 본 논문에서 제안한 PLL 회로는 0.18 um 1.8 V TSMC CMOS 라이브러리를 기본으로 하여 설계하였고 시뮬레이션을 통하여 성능을 검증하였다. 동작 주파수는 5.8 GHz이며, Locking Time은 2.5 us, 5.8 GHz에서의 소비 전력은 59.9mW로 측정되었다.

• 대한전자공학회논문지SD
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• 제45권6호
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• pp.111-118
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• 2008

액정 구동 IC에서 발생하는 기생 p-n-p-n 회로의 래치업 문제를 개선하기 위해 power-up 순서상에 순차 스위치를 삽입하는 방법을 제안하였다. 제안된 순차 스위치는 2차-승압회로와 3차-승압회로 내에 삽입되며, power-up 순서상에서 해당 승압회로가 동작하기 전에 기생 p-n-p-n 회로의 분리된 에미터-베이스 단자를 순차적으로 연결하게 된다. 제안된 구조의 성능을 검증하기 위해 0.13-um CMOS 공정을 이용하여 테스트 IC를 설계 제작하였다 측정 결과, 기존의 경우 $50^{\circ}C$에서 액정 구동 전압이 VSS로 수렴하면서 과전류를 동반하며 래치업 모드로 진입하였으나, 제안 회로를 삽입한 경우는 고온($100^{\circ}C$)에서도 정상 전류 0.9mA와 정상 액정 구동 전압을 나타내어 래치업이 방지되고 있음을 확인하였다.

• 전기전자학회논문지
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• 제12권1호
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• pp.1-7
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• 2008

최근 급진적으로 반도체 기술이 발전함에 따라 집적회로(VLSI)의 집적도가 향상되고 있으며, 이동통신 및 멀티미디어의 발달로 많은 양의 데이터를 고속으로 처리하기 위한 대규모 프로세서들이 개발되고 있다. 전가산기는 디지털 프로세서와 마이크로프로세서에 있어 매우 중요한 요소이다. 따라서 전가산기 설계 시 전력소비와 스피드의 개선은 중요한 요소이다. 본 논문에서는 일반적인 Ratioed 로직과 패스 트랜지스터 로직을 이용하여 새로운 구조의 전가산기를 제안하였다. 제안된 전가산기는 일반적인 CMOS, TGA, 14T에 비해 좋은 성능을 나타내었다. 제안된 회로는 지연시간의 경우 기존회로의 평균값에 비해 13%우수하였고 PDP(Power Delay Product)비율은 약 9% 정도 우수한 특성을 보이고 있다. 실측 회로의 크기 평가를 위해 0.18um CMOS공정으로 레이아웃을 하고 HSPICE를 이용하여 시뮬레이션 하였다.

• 대한전자공학회논문지SD
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• 제45권5호
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• pp.50-57
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• 2008

본 논문에서는 CMOS image sensor(CIS)에서 사용될 수 있는 고 효율 charge pump를 제안하였다. 제안된 charge pump는 CIS의 동작 특성을 활용하여 switching loss 및 reversion loss를 최소화하여 고 효율 동작을 실현하였다. 즉, CIS 픽셀 동작 구간에 따라 local clock driver, 펌핑 커패시터, 그리고 charge 전달 switch의 크기를 역동적으로 조절함으로써 switching loss 를 최소화하였다. 또한, schmitt trigger를 채용한 tri-state local clock driver를 이용하여 non-overlapping 구간이 충분히 확보된 local clock을 공급할 수 있게 함으로써 reversion loss를 최소화하였다. 0.13-um CMOS 공정을 이용한 시뮬레이션 비교 결과, 제안된 charge pump는 구동 전류가 없는 조건에서 기존 구조에 비해 최대 49.1% 전력 소모를 개선하였으며, 구동 전류가 최대인 조건에서는 19.0% 전력 소모를 개선할 수 있었음을 확인하였다.