A New Design of High-Speed 1-Bit Full Adder Cell Using 0.18${\mu}m$ CMOS Process

0.18${\mu}m$ CMOS 공정을 이용한 새로운 고속 1-비트 전가산기 회로설계

With the recent development of portable system such as mobile communication and multimedia. Full adders are important components in applications such as digital signal processors and microprocessors. Thus It is important to improve the power dissipation and operating speed for designing a full adder. We propose a new adder with modified version of conventional Ratioed logic and Pass Transistor logic. The proposed adder has the advantages over the conventional CMOS, TGA, 14T logic. The delay time is improved by 13% comparing to the average value and PDP(Power Delay Product) is improved by 9% comparing to the average value. Layouts have been carried out using a 0.18um CMOS design rule for evaluation purposes. The physical design has been evaluated using HSPICE.

최근 급진적으로 반도체 기술이 발전함에 따라 집적회로(VLSI)의 집적도가 향상되고 있으며, 이동통신 및 멀티미디어의 발달로 많은 양의 데이터를 고속으로 처리하기 위한 대규모 프로세서들이 개발되고 있다. 전가산기는 디지털 프로세서와 마이크로프로세서에 있어 매우 중요한 요소이다. 따라서 전가산기 설계 시 전력소비와 스피드의 개선은 중요한 요소이다. 본 논문에서는 일반적인 Ratioed 로직과 패스 트랜지스터 로직을 이용하여 새로운 구조의 전가산기를 제안하였다. 제안된 전가산기는 일반적인 CMOS, TGA, 14T에 비해 좋은 성능을 나타내었다. 제안된 회로는 지연시간의 경우 기존회로의 평균값에 비해 13%우수하였고 PDP(Power Delay Product)비율은 약 9% 정도 우수한 특성을 보이고 있다. 실측 회로의 크기 평가를 위해 0.18um CMOS공정으로 레이아웃을 하고 HSPICE를 이용하여 시뮬레이션 하였다.