• 마이크로전자및패키징학회지
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• 제19권4호
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• pp.19-23
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• 2012

최근 발광다이오드(LED)의 출력 성능을 높이고, 전력 소비를 줄이기 위해 LED 패키지 분야에서 실리콘 기판 연구가 집중되고 있다. 본 연구에서는 공정 비용이 낮고 생산성이 높은 습식 식각을 이용하여 실리콘 기판의 실리콘 관통 비아 식각 공정을 살펴보았다. KOH를 이용한 양면 습식 식각 공정과 습식 식각과 건식 식각을 병행한 두 가지 공정 방법으로 실리콘 관통 비아를 제작하였고, 식각된 실리콘 관통 비아에 Cu 전극과 배선은 전기도금으로 증착하였다. Cu 전극을 연결하는 배선의 전기저항은 약 $5.5{\Omega}$ 정도로 낮게 나타났고, 실리콘 기판의 열 저항은 4 K/W으로 AlN 세라믹 기판과 비슷한 결과를 보였다.

• 대한용접접합학회:학술대회논문집
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• 대한용접접합학회 2006년도 춘계 학술대회 개요집
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• pp.227-229
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• 2006

3차원 실장을 하기 위해서 딥핑 방법으로 전기적 신호를 전달할 수 있는 비아를 가진 실리콘 웨이퍼를 제작하였다. 레이저를 이용하여 실리콘 웨이퍼에 개구부가 원형에 가까운 관통 홀을 형성하였다. 관통 홀의 벽에 도금 방법으로 시드 층을 형성하였다. 관통 홀의 충전 금속은 Sn-3.5Ag-0.7Cu 솔더를 사용하였다. 딥핑 방법으로 시드 층과 솔더 사이의 확산 현상 이용하여 전기적 신호를 전달 할 수 있는 비아를 형성하였다. 비아 내부에 일부 기공과 크랙이 발견되기도 했으나 딥핑 방법을 통해서 빠른 시간 내에 비아를 가진 실리콘 웨이퍼를 제작 할 수 있었다.

• 대한전자공학회논문지SD
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• 제45권2호
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• pp.112-117
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• 2008

3D MEMS 소자 또는 적층형 패키지에 응용하기 위해서 실리콘 관통 비아를 이용한 새로운 수직 접속 방법을 제안하고 그 실효성을 증명하기 위해 제작하였다. 제안된 실리콘 관통 비아는 기존의 관통 비아에서 도전 물질로 사용되던 구리대신 실리콘을 적용하였다. 그 결과 열팽창 계수 차이에 의한 열응력 줄일 수 있어 높은 온도에서 이루어지는 MEMS 공정과 병행 가능하게 되었다. $30{\mu}m$ 두께의 실리콘 기판 2층이 적층되었으며 $40{\mu}m$와 $50{\mu}m$의 간격을 가지는 관통 비아 배열을 제작하였다. 관통 비아의 전기적 특성을 측정하고 분석하였다. 측정된 저항 값은 $169.9\Omega$이었다.

• 한국표면공학회:학술대회논문집
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• 한국표면공학회 2015년도 추계학술대회 논문집
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• pp.343-343
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• 2015

고종횡비의 실리콘 관통전극(TSV)은 반도체 3차원 적층을 실현하기 위한 핵심적인 기술이다. TSV의 충전은 주로 전해도금을 이용하는데 무결함 충전을 위해서 도금액에 몇 가지 첨가제(억제제, 가속제, 평탄제)가 포함된다. 본 연구에서는 첨가제 유무 따른 비아 충전 양상 및 무결함 충전에 대한 연구를 진행하였다. 비아 충전 공정을 위해서 직경 10 um, 깊이 50 um의 TSV가 패터닝된 웨이퍼를 준비하였으며 도금 후 단면을 관찰하여 도금의 양상을 비교하였다. 도금액에 첨가제가 포함되지 않는 조건, 억제제와 가속제만 포함된 조건, 세 가지 첨가제가 모두 포함된 조건으로 비아 충전을 실행하였으며 최종적으로 무결함 충전이 되는 첨가제 조건을 찾을 수 있었다.

• Journal of Welding and Joining
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• 제27권3호
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• pp.17-22
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• 2009

• 한국정밀공학회지
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• 제26권12호
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• pp.18-22
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• 2009

• 한국표면공학회:학술대회논문집
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• 한국표면공학회 2011년도 춘계학술대회 및 Fine pattern PCB 표면 처리 기술 워크샵
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• pp.175-177
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• 2011

오늘날 반도체 소자의 성능을 좌우하는 배선폭은 수십 나노미터급으로 배선폭 감소에 의한 소자의 집적은 한계에 다다르고 있다. 또한 2차원 회로 소자의 문제점으로 지적되는 과도한 전력소모, RC Delay, 열 발생 문제등도 쟁점사항이 되고 있다. 이런 2차원 회로를 3차원으로 쌓아올린다면 보다 효율적인 회로구성이 가능할 것이고 이에 따른 성능향상이 클 것이다. 3차원 회로 구성의 핵심기술은 기판을 관통하여 다른 층의 회로를 연결하는 실리콘 관통 전극을 형성하는 것이다.

• 한국정밀공학회지
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• 제26권12호
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• pp.23-31
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• 2009

• 한국정밀공학회지
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• 제26권12호
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• pp.32-40
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• 2009

• 한국표면공학회:학술대회논문집
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• 한국표면공학회 2015년도 추계학술대회 논문집
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• pp.191-191
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• 2015

반도체 소자 성능 향상을 위한 3차원 TSV배선 공정이 연구되었다. 전기도금을 이용한 TSV 공정 시 기존에는 황산 구리 수용액내에 억제제, 가속제, 평탄제등을 첨가한 복잡한 전해질이 사용되었지만 본 연구에서는 억제제만을 이용하여 Cu bottom-up filling에 성공하여 전해질의 조성을 단순화 시켰다.