십진수를 위한 가산기 구현에서 지연시간을 줄일 수 있는 carry lookahead(CLA)을 이용한 십진수 가산 회로 선계를 제안한다. 이자 계산과 같은 십진 소수에 의한 반복계산에서 이진수 체계를 사용하면 절단오차는 누적된다. 이를 방지하기 위하여 BCD 회로 사용은 불가피하다. BCD 계산에서의 속도개선은 CLA 회로를 이용하여 개선될 수 있다. BCD 회로에서 CLA 회로 사용을 위해 제안된 캐리 생성 및 캐리 전파회로를 도출하여 가산기 설계에 사용하였다. 이 CLA 방식을 사용한 BCD 가산에서 기존의 BCD 가산회로와 지연시간을 비교하였을 때 상당한 속도개선이 이루어졌다. 또한 3초과 코드를 이용한 가산회로의 경우 CLA 방식 사용과 지연시간에 영향을 미치는 회로부분을 개선함으로써 CLA만 이용했을 때 보다 지연시간을 10게이트 지연시간만큼 더욱 줄일 수 있었다.
본 논문에서는 퍼지 모델의 온라인 동정 알고리즘을 제안한다. 본 논문에서 고려하는 퍼지 모델은 후건부가 싱글톤인 퍼지 시스템으로 퍼지 기저함수의 선형 합으로 표현된다. 온라인 동정을 위해서 제곱 코사인 소속함수를 제안한다. 제곱 코사인 함수는 다른 소속함수에 비해 적은 파라미터를 갖으며 전 구간에서 미분 가능한 특징을 갖는다. 퍼지 모델의 파라미터는 그레디언트 하강법과 확장칼만필터를 이용하여 온라인으로 결정한다. 끝으로 컴퓨터 모의 실험을 통하여 제안한 방법의 타당성을 확인한다.
정보산업의 발달과 함께 일반 사용자들의 데이터베이스 사용이 증가됨에 따라 부정확한 질의를 처리할 수 있는 인공지능적인 질의시스템이 필요하게 되었다. 이러한 질의 시스템이 질의를 처리하기 위해서는 불확실한 데이터들에 대한 정보를 제공하는 메타데이터가 필수적이다. 따라서 이러한 메타데이터에 대한 정형화와 그 분류체계가 필요하다. 본 논문에서는 퍼지이론을 기초로 하여 메타데이터의 정형화를 유도하였다. 또한 그것을 이용한 퍼지질의어 처리의 수행과정을 제시하였다.
본 논문에서는 문자의 형식정보를 이용하여 인식대상 문자군을 분할하여 인쇄체 문자를 인식하는 방법을 제안한다. 인식대상 문자를 전체 7개의 형식으로 나누는데, 한글 문자의 경우 자소 조합 방식에 따라 6개의 형식으로 분류하며, 영·숫자 및 기호 문자의 경우 1개의 형식으로 분류한다. 각 문자형식에 따라 입력 문자 영상을 몇 개의 인식단위로 나누고, 이에 대한 방향각도 특징을 추출하여 신경망 인식기에 입력하여 인식한 후 인식된 각 인식단위를 조합하여 문자인식을 한다. 각각 구현된 7가지 형식별 문자인식기를 단순 스위칭 및 통합 방법과 두 방법의 변형 방법 등 7가지의 방법으로 결합하여 최종 문자인식을 하였다. 실험 결과, 단순 스위칭 방법은 98.62%, 단순 통합 방법은 90.54%, 나머지 5가지의 변형 방법들이 97.35%에서 98.65%의 인식 성능을 보였다.
본 연구에서는 SOM을 이용하여LVQ 네트워크 설계 방식을 제안한다. 제안한 방식은 SOM을 이용하여 LVQ 네트워크의 서브 클래스를 결정하고 기준 벡터의 초기값을 설정하는 방식으로 LVQ 네트워크의 분류 성능을 향상시킨다. 제안한 방식으로 설계된 LVQ 네트워크의 유용성을 확인하기 위하여 Fisher의 Iris 데이터와 문자 인식에 적용하여 기존 LVQ 네트워크의 초기 기준 벡터를 설정하는 방식들과 비교, 검토한 결과 우수한 분류 성능을 확인하였다.
음성인식 시스템과 입술독해 시스템을 결합한 하여 음향학적 잡음에 대하여 안정된 성능을 갖는 바이모달(bimodal) 시스템을 구현한다. 바이모달 시스템의 성능은 두 인식 시스템의 성능뿐만 아니라 입력 신호의 끝점검출 성능에도 크게 영향을 받는다. 본 논문에서는 음성신호와 영상신호에서 끝점을 자각 자동 검출하여 입력 음성신호로부터 음성신호에서 추정한 신호대잡음비(signal-to-noise ratio: SNR)로 두 끝점검출 결과를 선택하는 방법을 제안한다. 즉 낮은 SNR에서는 영상신호로부터 검출된 끝점을 선택하고 높은 SNR에서는 음성신호로부터 검출된 끝점을 선택함으로써 음향학적 잡음에 대하여 견실하게 끝점을 검출한다. 제안한 끝점검출 방법이 적용된 바이모달 시스템이 강한 음향학적 잡음에 대하여 만족스러운 인식성능을 나타냄을 실험견과에서 확인할 수 있다.
본 논문은 디지털 회로의 검증 및 테스팅에 유용한 128 채널 하드웨어 시뮬레이터의 구현에 대하여 기술하였다. 하드웨어 시뮬레이터는 로직분석기와 신호발생기의 기능을 동시에 수행한다. 각 채널에 해당하는 코어 모듈은 독립적인 메모리와 내부 모드를 가지고서 하나의 컨트롤러처럼 동작하기 때문에 코어모듈을 추가함으로써 채널 수를 쉽게 확장할 수 있다. 또한 PC를 기반으로 하고 있어 저가형 시스템으로 구현 가능하고, 편리한 GUI(Graphic User Interface) 구성을 할 수 있다. FPGA를 이용하여 구현된 시뮬레이터는 최대 50MHz에서 동작하며 평균 55W의 전력을 소모한다.
본 논문에서는 소프트웨어 PLC를 구현하는 방안을 제시하였다. 하드웨어는 표준적인 산업용 PC와 입출력 보드들로 구성된다. 운영체제로는 수십 마이크로초의 정밀한 단위로 태스크들의 스케줄링이 가능한 실시간 리눅스를 사용하였다. 소프트웨어 PLC를 위해 개발한 실시간 태스크들은 실시간 리눅스의 커널 모드에서 실행되며, 사용 목적에 따라 작성된 PLC 프로그램을 해석하고 실행하는 작업을 일정한 주기로 반복한다. 또한 PLC 프로그램을 편리하게 작성할 수 있도록 자체 프로그램 문법을 제안하고 이를 위한 컴파일러도 구현하였다. 이렇게 구현된 PLC는 가격 대비 성능이 우수하며 소규모의 응용분야들에 유용하게 활용할 수 있다.
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[게시일 2004년 10월 1일]
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