본 논문에서는 동일 칩 내부에 static CMOS와 하이브리드 로직 스타일(hybrid logic style)을 이용하여 저전력 8비트 ELM 덧셈기를 설계하였다. 두 개의 로직 스타일로 설계된 8비트 ELM 덧셈기는 0.8㎛ 단일 폴리 이중 금속, LG CMOS 공정으로 설계되어 측정되었다. 하이브리드 로직 스타일은 CCPL(Combinative Complementary Pass-transistor Logic), Wang's XOR 게이트와 ELM 덧셈기의 속도를 결정하는 임계경로(critical path)를 위한 static CMOS 등으로 구성된다. 칩 측정 결과, 전원 전압 5.0V에서 하이브리드로직으로 구현한 ELM 덧셈기가 static CMOS로 구현한 덧셈기에 비해 각각 전력소모 면에서 9.29%, 지연시간 면에서 14.9%, PDP(Power Delay Product)면에서 22.8%의 향상을 얻었다.

병렬 처리 시스템을 이용한 대용량 온라인 트랜잭션 처리(OLTP: on line transaction processing)와 같이 고 성능, 고 신뢰성을 요구하는 응용 환경에서 RAID 는 입출력 시스템에 필수적으로 요구되는 병렬 디스크 입출력 기술이다. 본 논문은 대용량 OLTP를 주 응용 분야로 설계된 주전산기 IV에 장착될 RAID 시스템인 HIPSS의 구조 및 구현 내용에 대하여 다루고 있다. HIPSS는 고 성능, 고 신뢰성, 외부 인터페이스의 표준화 및 모듈화, 편리한 시스템 관리 등을 설계 목표로 구현된 범용 RAID 시스템으로서, 10개의 독립적인 입출력 채널, 대용량의 데이터 캐쉬, 패리티 연산 하드웨어를 제공하여 시스템 성능 향상을 도모한다. 외부 정합 하드웨어를 쉽게 교체할 수 있게 설계하여 호스트 정합의 재구성이 용이하며, 또한 전원, 제어기의 이중화, 디스크 hot swapping 등의 기능을 제공하여 시스템의 신뢰성을 향상시킨다. HIPSS는 현재 구현이 완료되어 PC와 주전산기 IV를 이용한 기능 시험을 성공적으로 수행하였으며, 성능 개선 요소를 찾기 위한 시험을 수행 중에 있다. 본 논문에서는 HIPSS 시스템의 구조에 대한 자세한 설명과 구현 결과를 중심으로 기술한다.

본 논문에서는 경로수 1로 주어진 DCG(Directed Cyclic Graph)의 입출력간의 연관관계를 고속병렬다치논리회로로 설계하는 알고리즘들과 DCG의 각 노드들에 코드를 할당하는 알고리즘을 제안하였다. 본 논문에서는 기존의 Nakajima에 의해 제안된 알고리즘의 문제점을 도출한 후, 그의 기법과는 다른 접근방법으로써 DCG의 경로수로부터 행렬방정식을 유도한 후 이를 통해 DCG의 경로수에 따른 회로설계 알고리즘을 제안하였으며, 설계된 회로와 함께 DCG의 특성을 만족하도록 노드들에 대한 코드를 할당하는 알고리즘을 제안하였다. 본 논문에서 제안한 회로설계 알고리즘을 통해 Nakajima 등의 알고리즘으로는 회로설계가 가능하지 않았던 경로수의 DCG에 대하여 회로설계가 가능하게 되었고, 또한 Nakajima 등의 알고리즘을 통해 설계된 회로와 본 논문에서 제안한 알고리즘을 통해 설계한 회로를 비교하여 본 논문의 알고리즘이 보다 최적화된 회로를 구현할 수 있음을 증명하였다. 본 논문에서 제안한 회로설계 알고리즘을 통해 임의의 자연수를 경로수로 갖는 DCG에 대한 설계가 가능하며, 입출력단자 수의 감소, 회로구성의 간략화, 연산속도의 향상과 비용감소 등의 잇점이 있고, 예제를 통해 본 논문에서 제안한 알고리즘의 적합성과 타당성을 검증하였다.

본 논문에서는 능동필터 설계시 기본 블록으로 이용될 수 있으며, 저전압 고주파에서 동작 가능한 새로운 구조의 CMOS 전류모드 적분기를 제안하였다. 더불어 전압조절을 통해 그 이득과 주파수를 제어할 수 있는 트랜스컨덕턴스 제어회로를 설계하였다. 제안된 적분기는 CMOS 상보형 회로로 구성하였으며, 따라서 적분기의 단위이득주파수에 영향을 주는 적분기의 트랜스컨덕턴스를 증가 시켰다. 제안된 적분기의 단위이득 주파수는 NMOS-gm을 가지는 기존의 적분기에 비하여 두 배 가까이 증가되었다. 또한 트랜스컨덕턴스 제어회로를 이용하여 능동필터의 공정시 나타날 수 있는 오차를 줄이고, 그 용도에 따라 주파수와 이득제어를 가능하게 하였다. 이의 응용회로로서 3차 체비셰프 저역필터를 0.8㎛ CMOS 파라메터를 이용하여 설계하였으며, 이러한 결과들은 소신호 해석 및 0.8㎛ 공정 파라미터를 갖는 HSPICE 시뮬레이션을 통하여 검증되었다.

본 논문에서는 오버샘플링 A/D변환기의 핵심 회로인 Σ-△변환기를 0.6㎛ CMOS공정을 이용하여 설계하였다. 설계과정은 우선 모델을 개발하여 S-영역에서 적절한 전달함수를 구한 후, 이를 시간 영역의 함수로 변환하여 연산 증폭기의 DC 전압이득, 슬루율과 같은 비 이상적인 요소들을 인가하여 검증하였다. 제안된 시그마-델타 변환기(Sigma-delta modulator, Σ-△변환기)는 음성 신호 대역에 대하여 64배 오버샘플링하며, 다이나믹 영역은 110 dB이상, 최대 S/N비는 102.6 dB로 설계하였다. 기존의 4차 Σ-△ 변환기는 잡음에 대한 전송영점의 위치를 3,4차 적분기단에 인가하는데 반하여 제안된 방식은 잡음에 대한 전송영점을 1,2차 적분기단에 인가함으로써 전체적인 커패시터의 크기가 감소하여 회로의 실질적인 면적이 감소하며, 성능이 개선되고, 소모 전력이 감소하였다. 또한 단위시간에 대한 출력값의 변화량이 3차 적분기의 경우에 비하여 작으므로 동작이 안정적이고, 1차 적분기의 적분 커패시터의 크기가 크므로 구현이 용이하며, 잡음에 대한 억제효과를 이용하여 3차 적분기단의 크기를 감소시켰다. 본 논문에서는 모델 상에서 전체적인 전달함수를 얻고, 신호의 차단주파수를 결정하며, 각 적분기의 출력신호를 최대화하여 적분기 출력신호의 크기를 증가시키고, 최대의 성능을 가지는 잡음에 대한 전송영점을 결정하는 기법을 제안한다. 설계된 회로의 실질적인 면적은 5.25 ㎟이고, 소모전력은 5 V 단일전원에 대하여 10 mW이다.

본 논문에서는 테스트가 용이하도록 ECC(error checking circuit)를 내장하여 테스트를 수행할 수 있는 CAM(content addressable memory)를 설계하였다. 즉, CAM에서 발생하는 읽기, 쓰기 및 매치 동작의 기능 고장을 검사할 수 있는 회로를 내장한 CAM을 설계하였다. 일반적으로 테스트 회로를 내장하면 전체면적의 증가를 가져오게 된다. 본 논문에서는 기존의 병렬 비교기를 사용한 내장(built-in) 테스트 회로의 면적 오버헤드를 줄이기 위해서 새로 제안된 MTA 코드를 이용하였다. 설계한 회로는 VHDL 시뮬레이션을 통하여 검증하였으며, 0.B㎛ double-metal CMOS 공정을 이용하여 레이아웃을 수행하였다. ECC 회로의 경우 CAM의 기본 셀에서 매치기능을 담당하고 있는 XOR회로를 이용함으로써 약 30%정도 면적 감소를 가져왔다.

본 논문은 비최소 위상 시스템을 보다 효율적으로 제어하기 위하여 기존의 PID 타입의 선형 제어기와 병렬적으로 구성된 신경망 제어기의 구성에 대하여 다룬다. 제안된 제어기의 제어 목표는 비최소 위상 시스템의 제어의 경우 흔히 나타나는 언더슛 현상을 최소화하면서 설정된 시스템 응답과의 응답 오차가 최소화하는 것이다. 전체 비용 함수는 고려된 두 가지의 개별 목적 함수간의 선형 합으로 이루어 진다. 신경망 제어기는 주어진 전체 제어 시간 동안의 제어 성능을 광역 평가를 통하여 주어진 전체 비용 함수를 최소화하는 최적 제어기를 구성하도록 진화 프로그래밍을 이용하여 off-line으로 학습된다. 일반적인 컴퓨터 모의 실험으로 계단 신호 응답에서 나타나는 빠른 settling 시간, 작은 언더슛과 오버슛과 같은 제어 성능 향상의 관점에서 기존의 선형 제어 시스템의 성능에 비해 훨씬 효과적이라는 것을 보인다. 또한, 파렛토(pareto) 다중 최적화 개념을 도입하여 선형 합으로 이루어진 비용 함수 최적화의 한계성과 문제점을 극복한다.

다층퍼셉트론의 학습에서 나타나는 출력노드의 부적절한 포화를 해결하기 위해서 n차 크로스-엔트로피 오차함수가 제안되었으나, 이 오차함수를 이용한 학습성능은 오차함수의 차수에 민감하여 적절한 차수를 결정해야 하는 문제점이 있다. 이 논문에서는, 학습의 진행에 따라 학습률을 가변시키는 새로운 방법을 제시하여 다층퍼셉트론의 학습성능이 n차 크로스-엔트로피 오차함수의 차수에 덜 민감하도록 한다. 또한, 가변학습률이 매우 커지는 경우에 학습이 불안정해지는 것을 방지하기 위해서 오차신호의 크기를 제한하는 방법을 제시한다. 마지막으로, 필기체 숫자 인식 문제와 갑상선 진단 문제의 시뮬레이션으로 제안한 방법의 효용성을 검증한다.

본 논문에서는 동적 제스처인 수화와 정적 제스처인 지문자가 섞여 있으며 연속으로 수행하는 손 제스처를 실시간으로 인식하는 시스템을 구현하였다. 연속적인 손 제스처는 동작의 시작과 끝에 대한 명확한 표시가 없고 제스처의 형태가 복잡하다. 본 논문에서는 연속적인 손 제스처에서 개별 제스처를 구분하기 위하여 제스처의 속력과 속력 변화를 이용한 상태 오토마타를 구현하였으며, 다양한 손 제스처의 의미를 인식하면서도 확장이 쉬운 시스템을 구현하기 위하여 14가지 손운동, 23가지 손모양, 그리고 14가지 손방향의 기본 요소 인식기를 구현하였다. 양손 사이버글러브와 자장 추적 장치를 이용하여, 구현된 시스템은 131개의 한글수화와 31개의 지문자를 실시간으로 인식하며, 수화의 인식률은 기각인 경우를 제외한 경우 94.3%, 지문자의 인식률은 96.7%에 이른다.

부분공간 인식기는 Karhunen-Loeve (KL) 변환을 기반으로 하는 대표적인 패턴인식 방법이다. 이 부분 공간 인식기는 고차원의 패턴을 저차원의 부분공간에 나타내어 인식을 한다. 그러나 차원 감축으로 인한 정보의 손실로 principal components가 유사하게 나타나는 패턴간에는 분별이 어려워지는 단점이 있다. 본 논문에서는 이러한 부분공간 인식기의 단점을 해결하기 위해 일반적으로 무시되는 minor components로 표현되는 패턴의 노벨티 성분을 이용하는 결합된 다중 노벨티 신경망 인식기를 제안하고 부분공간 인식기와 결합을 통해 인식률을 제고하는 방법을 제시한다. 필기체 숫자 데이터베이스에 대해서 제안한 인식기를 구성하고 특성을 분석한다. 제안한 방법은 다른 인식기들에 비해서 신경망에 사용된 가중치의 수는 증가하지만 가장 우수한 인식 성능을 나타내었다.

본 논문에서는 비선형 시스템의 직접제어방식을 위한 다층 신경회로망을 제안하였다. 제안한 방식은 신경회로망이 플랜트의 역 모델을 학습하는 방식으로 플랜트의 사전지식을 시스템의 입출력 정보를 이용하여 추정하고, 플랜트의 역 모델을 선형부분과 비선형 부분의 직렬연결로 구성하고 선형부분과 비선형부분의 모델을 신경회로망을 이용하여 구성한 직접제어방식이다. 제안한 제어기의 선형부분은 선형 시스템의 시스템동정을 위해 이용되었던 반복최소자승법을 이용하여 구하여진 플랜트의 선형입력으로 학습을 수행하고, 비선형부분은 기준 궤적과 실제 출력의 오차를 이용해 학습을 수행한다. 단일 관절 매니플레이터를 이용하여 추종제어에 대한 시뮬레이션과 실험을 하여 기존의 다층신경회로망을 이용한 직접제어방식과 제어성능을 비교 검토한 결과 신경회로망 구성의 간단함과 정밀성 등의 우수함을 확인하였다.