Kim, Ki-Dong;Kwon, Oh-Seob;Seo, Ji-Hyun;Won, Tae-Young
Journal of the Institute of Electronics Engineers of Korea SD
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v.41
no.6
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pp.1-7
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2004
We performed two-dimensional (20) computer-based modeling and simulation of FinFET by solving the coupled Poisson-Schrodinger equations quantum-mechanically in a self-consistent manner. The simulation results are carefully investigated for FinFET with gate length(Lg) varying from 10 to 80nm and with a Si-fin thickness($T_{fin}$) varying from 10 to 40nm. Current-voltage (I-V) characteristics are compared with the experimental data. Device optimization has been performed in order to suppress the short-channel effects (SCEs) including the sub-threshold swing, threshold voltage roll-off, drain induced barrier lowering (DIBL). The quantum-mechanical simulation is compared with the classical appmach in order to understand the influence of the electron confinement effect. Simulation results indicated that the FinFET is a promising structure to suppress the SCEs and the quantum-mechanical simulation is essential for applying nano-scale device structure.
In this study, we investigated the effect of a sulfur passivation (S-passivation) process step on the electrical properties of surface-channel In0.7Ga0.3As quantum-well (QW) metal-oxide-semiconductor field-effect transistors (MOSFETs) with S/D regrowth contacts. We fabricated long-channel In0.7Ga0.3As QW MOSFETs with and without (NH4)2S treatment and then deposited 1/4 nm of Al2O3/HfO2 through atomic layer deposition. The devices with S-passivation exhibited lower values of subthreshold swing (74 mV/decade) and drain-induced barrier lowering (19 mV/V) than the devices without S-passivation. A conductance method was applied, and a low value of interface trap density Dit (2.83×1012 cm-2eV-1) was obtained for the devices with S-passivation. Based on these results, interface traps between InGaAs and high-κ are other defect sources that need to be considered in future studies to improve III-V microsensor sensing platforms.
JSTS:Journal of Semiconductor Technology and Science
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v.6
no.1
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pp.22-29
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2006
We demonstrate highly manufacturable Multi-channel Field Effect Transistor (McFET) on bulk Si wafer. McFET shows excellent transistor characteristics, such as $5{\sim}6 times higher drive current than planar MOSFET, ideal subthreshold swing, low drain induced barrier lowering (DIBL) without pocket implantation and negligible body bias dependency, maintaining the same source/drain resistance as that of a planar transistor due to the unique feature of McFET. And suitable threshold voltage ($V_T$) for SRAM operation and high static noise margin (SNM) are achieved by using TiN metal gate electrode.
Journal of the Korean Institute of Electrical and Electronic Material Engineers
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v.25
no.1
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pp.24-28
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2012
In this study, we fabricated an amorphous InGaZnO pseudo-MOS transistor (a-IGZO ${\Psi}$-MOSFET) with a stacked $Si_3N_4/SiO_2$ (NO) gate dielectric and evaluated reliability of the devices with various thicknesses of a $SiO_2$ buffer layer. The roles of a $SiO_2$ buffer layer are improving the interface states and preventing degradation caused by the injection of photo-created holes because of a small valance band offset of amorphous IGZO and $Si_3N_4$. Meanwhile, excellent electrical properties were obtained for a device with 10-nm-thick $SiO_2$ buffer layer of a NO stacked dielectric. The threshold voltage shift of a device, however, was drastically increased because of its thin $SiO_2$ buffer layer which highlighted bias and light-induced hole trapping into the $Si_3N_4$ layer. As a results, the pseudo-MOS transistor with a 20-nm-thick $SiO_2$ buffer layer exhibited improved electrical characteristics and device reliability; field effective mobility(${\mu}_{FE}$) of 12.3 $cm^2/V{\cdot}s$, subthreshold slope (SS) of 148 mV/dec, trap density ($N_t$) of $4.52{\times}1011\;cm^{-2}$, negative bias illumination stress (NBIS) ${\Delta}V_{th}$ of 1.23 V, and negative bias temperature illumination stress (NBTIS) ${\Delta}V_{th}$ of 2.06 V.
Transactions on Electrical and Electronic Materials
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v.18
no.1
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pp.55-57
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2017
Amorphous oxide thin film transistors (TFTs) were fabricated with 0.5 wt% silicon doped zinc tin oxide (a-0.5SZTO) thin film deposited by radio frequency (RF) magnetron sputtering. In order to investigate the effect of annealing treatment on the electrical properties of TFTs, a-0.5SZTO thin films were annealed at three different temperatures ($300^{\circ}C$, $500^{\circ}C$, and $700^{\circ}C$ for 2 hours in a air atmosphere. The structural and electrical properties of a-0.5SZTO TFTs were measured using X-ray diffraction and a semiconductor analyzer. As annealing temperature increased from $300^{\circ}C$ to $500^{\circ}C$, no peak was observed. This provided crystalline properties indicating that the amorphous phase was observed up to $500^{\circ}C$. The electrical properties of a-0.5SZTO TFTs, such as the field effect mobility (${\mu}_{FE}$) of $24.31cm^2/Vs$, on current ($I_{ON}$) of $2.38{\times}10^{-4}A$, and subthreshold swing (S.S) of 0.59 V/decade improved with the thermal annealing treatment. This improvement was mainly due to the increased carrier concentration and decreased structural defects by rearranged atoms. However, when a-0.5SZTO TFTs were annealed at $700^{\circ}C$, a crystalline peak was observed. As a result, electrical properties degraded. ${\mu}_{FE}$ was $0.06cm^2/Vs$, $I_{ON}$ was $5.27{\times}10^{-7}A$, and S.S was 2.09 V/decade. This degradation of electrical properties was mainly due to increased interfacial and bulk trap densities of forming grain boundaries caused by the annealing treatment.
Choi, Jun Hyuk;Cho, In Hwan;Kim, Chan-Joong;Jun, Byung-Hyuk
Journal of the Korean Institute of Electrical and Electronic Material Engineers
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v.30
no.1
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pp.54-58
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2017
The effect of low temperature ($250^{\circ}C$) heat treatment after electron irradiation (irradiation time = 30, 180, 300s) on the chemical bonding and electrical properties of ZnO thin films prepared using a sol-gel process were examined. XPS (X-ray photoelectron spectroscopy) analysis showed that the electron beam irradiation decreased the concentration of M-O bonding and increased the OH bonding. As a result of the electron beam irradiation, the carrier concentration of ZnO films increased. The on/off ratio was maintained at ${\sim}10^5$ and the $V_{TH}$ values shifted negatively from 11 to 1 V. As the irradiation time increased from 0 to 300s, the calculated S. S. (subthreshold swing) of ZnO TFTs increased from 1.03 to 3.69 V/decade. These values are superior when compared the sample heat-treated at $400^{\circ}C$ representing on/off ratio of ${\sim}10^2$ and S. S. value of 10.40 V/decade.
Kim, Gyeom-Ryong;Lee, Sang-Su;Lee, Gang-Il;Park, Nam-Seok;Gang, Hui-Jae
Proceedings of the Korean Vacuum Society Conference
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2010.08a
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pp.165-165
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2010
GaInZnO는 투명 비정질 산화물 반도체로서 태양전지, 평판 액정 디스플레이, 잡음방지 코팅, 터치 디스플레이 패널, 히터, 광학 코팅 등 여러 응용에 쓰인다. 이 논문에서는 투명전자소자로 관심을 모으고 있는 GaInZnO의 전자적 그리고 전기적 특성을 측정하였다. GaInZnO 박막은 $SiO_2$ (100)/Si 기판위에 RF 마그네트론 스퍼터링 증착법으로 $Ga_2O_3:In_2O_3:ZnO$의 조성이 2:2:1로 된 타겟을 가지고 박막을 성장시켰다. 성장한 후에 RTP를 이용하여 30분간 열처리 하였다. GaInZnO의 전자적 특성을 나타내는 띠틈 및 실리콘 기판과의 원자가 띠 오프셋 값을 측정하였으며, 이 값들을 통해 GaInZnO박막과 실리콘 기판과의 띠 정렬도 수행하였다. 띠틈은 반사 전자 에너지 손실 분광법(REELS)을 이용하여 측정하였고, 원자가 띠 오프셋은 광전자 분광법(XPS)을 이용하여 측정하였다. 열처리 온도가 $400^{\circ}C$까지는 띠틈의 변화 및 XPS 결합에너지의 변화가 없는 것으로 보아 열적안정성이 우수함을 알 수 있다. 반면 $450^{\circ}C$에서의 띠틈이 감소하는 것으로 보아 $450^{\circ}C$에서는 열적안정성이 깨지는 것을 알 수 있다. GaInZnO 박막을 채널 층으로 하고 전극은 알루미늄(Al)으로 된 TFT를 제작하여 전기적 특성을 조사하였다. TFT 특성 결과 이동도가 약, subthreshold swing(S.S)이 약 1.5 V/decade, 점멸비가 약 $10^7$으로 측정되었다. 유리 위에 증착시킨 GaInZnO 박막의 투과율을 측정해본 결과 모든 시료가 가시광선 영역에서 80%이상의 투과율을 갖는 것으로 보아 투명전극소자로 응용이 가능하다는 것을 알 수 있었다.
Proceedings of the Korean Vacuum Society Conference
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2010.08a
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pp.199-199
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2010
최근 평판 디스플레이 산업의 발전에 따라 능동행렬 액정 표시 소자 (AMOLED : Active Matrix Organic Liquid Crystral Display) 가 차세대 디스플레이 분야에서 각광을 받고있다. 기존의 TFT-LCD에 사용되는 a-Si:H는 균일도가 좋지만 전기적인 스트레스에 의해 쉽게 열화되고 낮은 이동도는 갖는 단점이 있으며, ELA (Eximer Laser Annealing) 결정화 poly-Si은 전기적인 특성은 좋지만 uniformity가 떨어지는 단점을 가지고 있어서 AMOLED 및 대면적 디스플레이에 적용하기 어렵다. 따라서 a-Si:H TFT보다 좋은 전기적인 특성을 보이며 ELA 결정화 poly-Si TFT보다 좋은 uniformity를 갖는 SPC (Solid Phase Crystallization) poly-Si TFT가 주목을 받고있다. 본 연구에서는 차세대 디스플레이 적용을 위해서 glass 기판위에 증착된 a-Si을 SPC 로 결정화 시킨 후 TFT를 제작하고 평가하였다. 또한 TFT 형성시에 저온공정을 실현하기 위해서 소스/드레인 영역에 실리사이드를 형성시켰다. 소자 제작시의 최고온도는 $500^{\circ}C$ 이하에서 공정을 진행하는 저온 공정을 실현하였다. Glass 기판위에 a-Si이 80 nm 증착된 기판을 퍼니스에서 24시간 동안 N2 분위기로 약 $600^{\circ}C$ 에서 결정화를 진행하였다. 노광공정을 통하여 Active 영역을 형성시키고 E-beam evaporator를 이용하여 약 70 nm 의 Pt를 증착시킨 후, 소스와 드레인 영역의 실리사이드 형성은 N2 분위기에서 $450^{\circ}C$, $500^{\circ}C$, $550^{\circ}C$에서 열처리를 통하여 형성하였다. 게이트 절연막은 스퍼터링을 이용하여 SiO2를 약 15 nm 의 두께로 증착하였다. 게이트 전극의 형성을 위하여 E-beam evaporator 을 이용하여 약 150 nm 두께의 알루미늄을 증착하고 노광공정을 통하여 게이트 영역을 형성 후 에 $450^{\circ}C$, H2/N2 분위기에서 약 30분 동안 forming gas annealing (FGA)을 실시하였다. 제작된 소자는 실리사이드 형성 온도에 따라서 각각 다른 특성을 보였으며 $450^{\circ}C$에서 실리사이드를 형성시킨 소자는 on currnet와 SS (Subthreshold Swing)이 가장 낮은것을 확인하였다. $500^{\circ}C$와 $550^{\circ}C$에서 실리사이드를 형성시킨 소자는 거의 동일한 on current와 SS값을 나타냈다. 이로써 glass 기판위의 SB-TFT 제작 시 실리사이드 형성의 최적온도는 $500^{\circ}C$로 생각되어 진다. 위의 결과를 토대로 본 연구에서는 SPC 결정화 방법을 이용하여 SB-TFT를 성공적으로 제작 및 평가하였고, 차세대 디스플레이에 적용할 경우 우수한 특성이 기대된다.
Proceedings of the Korean Vacuum Society Conference
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2014.02a
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pp.340.2-340.2
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2014
최근 비정질 산화물 반도체는 가시광 영역에서의 투명도와 낮은 공정 온도, 그리고 높은 Field-effect mobility로 인해 Thin film transistors의 Active channel layer의 재료로 각광 받고 있다. ZnO, IZO, IGO, ITGO등의 많은 산화물 반도체들이 TFT의 채널층으로의 적용을 위해 활발히 연구되고 있으며, 특히 비정질 IGZO는 비정질임에도 불구하고 Mobility가 $10cm^2/Vs$ 정도로 기존의 a-Si:H 보다 높은 Mobility 특성을 나타내고 있어 대화면 디스플레이와 고속 구동을 위한 LCD에 적용 할 수 있으며 또한 낮은 공정 온도로 인해 플렉서블 디스플레이에 응용될 수 있다는 장점이 있다. 우리는 RF magnetron sputtering법으로 증착한 비정질 IGZO TFT(Thin Film Transistors)의 전기적 특성과 IGZO 박막의 특성에 미치는 RF power의 영향을 연구하였다. 제작한 TFTs의 Active channel layer는 산소분압 1%, Room temperature에서 RF power별(50~150 W)로 Si wafer 기판 위에 30nm로 증착 하였고 100 nm의 $SiO_2$가 절연체로 사용되었다. 또한 박막 특성을 분석하기 위해 같은 Chamber 분위기에서 100 nm로 IGZO 박막을 증착하였다. 비정질 IGZO 박막의 X-ray reflectivity(XRR)을 분석한 결과 RF Power가 50 W에서 150 W로 증가 할수록 박막의 Roughness는 22.7 (${\AA}$)에서 6.5 (${\AA}$)로 감소하고 Density는 5.9 ($g/cm^3$)에서 6.1 ($g/cm^3$)까지 증가하는 경향을 보였다. 또한 제작한 IGZO TFTs는 증착 RF Power가 증가함에 따라 Threshold voltage (VTH)가 0.3~4(V)로 증가하는 경향을 나타내고 Filed-effect mobility도 6.2~19 ($cm^2/Vs$)까지 증가하는 경향을 보인다. 또한 on/off ratio는 모두 > $10^6$의 값을 나타내며 subthreshold slope (SS)는 0.3~0.8 (V/decade)의 값을 나타낸다.
Proceedings of the Korean Vacuum Society Conference
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2014.02a
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pp.347.2-347.2
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2014
최근, 비정질 산화물 반도체 thin film transistor (TFT)는 수소화된 비정질 실리콘 TFT와 비교하여 높은 이동도와 큰 on/off 전류비, 낮은 구동 전압을 가짐으로써 빠른 속도가 요구되는 차세대 투명 디스플레이의 TFT로 많은 연구가 진행되고 있다. 한편, 기존의 Thin-Film-Transistor 제작 시 우수한 박막을 얻기 위해서는 $500^{\circ}C$ 이상의 높은 열처리 온도가 필수적이며 이는 유리 기판과 플라스틱 기판에 적용하는 것이 적합하지 않고 높은 온도에서 수 시간 동안 열처리를 수행해야 하므로 공정 시간 및 비용이 증가하게 된다는 단점이 있다. 이러한 점을 극복하기 위해 본 연구에서는 간단하고, 낮은 제조비용과 대면적의 박막 증착이 가능한 용액공정을 통하여 박막 트랜지스터를 제작하였으며 thermal 열처리와 microwave 열처리 방식에 따른 전기적 특성을 비교 및 분석하고 각 열처리 방식의 열처리 온도 및 조건을 최적화하였다. P-type bulk silicon 위에 산화막이 100 nm 형성된 기판에 spin coater을 이용하여 Al-Zn-Sn-O 박막을 형성하였다. 그리고, baking 과정으로 $180^{\circ}C$의 온도에서 10분 동안의 열처리를 실시하였다. 연속해서 Photolithography 공정과 BOE (30:1) 습식 식각 과정을 이용해 활성화 영역을 형성하여 소자를 제작하였다. 제작 된 소자는 Junctionless TFT 구조이며, 프로브 탐침을 증착 된 채널층 표면에 직접 접촉시켜 소스와 드레인 역할을 대체하여 동작시킬 수 있어 전기적 특성을 간단하고 간략화 된 공정과정으로 분석할 수 있는 장점이 있다. 열처리 조건으로는 thermal 열처리의 경우, furnace를 이용하여 $500^{\circ}C$에서 30분 동안 N2 가스 분위기에서 열처리를 실시하였고, microwave 열처리는 microwave 장비를 이용하여 각각 400 W, 600 W, 800 W, 1000 W로 15분 동안 실시하였다. 그 결과, furnace를 이용하여 열처리한 소자와 비교하여 microwave를 통해 열처리한 소자에서 subthreshold swing (SS), threshold voltage (Vth), mobility 등이 비슷한 특성을 내는 것을 확인하였다. 따라서, microwave 열처리 공정은 향후 저온 공정을 요구하는 MOSFET 제작 시의 훌륭한 대안으로 사용 될 것으로 기대된다.
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[게시일 2004년 10월 1일]
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