• 대한전자공학회논문지
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• 제21권5호
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• pp.90-99
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• 1984

양면에서 텅스텐 램프를 조사하는 실리콘 재결정시의 SOI(silicon-on-insulator) 다층구조에 대한 1차원적 온도 및 열원(열원)의 분포를 SOR(successive over-relaxation)방법을 이용하여 정상상태의 열방정식의 해로부터 구하였다. 열원의 분포는 광원의 스펙트럼, SOI sample 내부 계면에서의 다중반사, 광흡수 계수의 온도, 주파수 의존성 등을 고려하여 구하였으며, 열 방정식의 경계조건이 되는 wafer의 전면과 후면의 온도는 혹체복사 조건으로부터 구하였다. 내부계면에서는 전도열속(conduction heat flux)과 복사열속(radiation heat flux)에 의한 연속조건을 만족하도록 하였다. 본 문제에서의 온도분포와 열원의 분포는 상호간에 큰 영향을 주게 되므로, 두가지 변수가 일치되는 값을 보일 때까지 iteration을 계속하였다. Pyrometer을 이용하여 측정한 wafer 전면의 온도는 약1200°K이었고 이때의 simulation 결과는 1120°K 정도로 나타났다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2008년도 하계종합학술대회
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• pp.395-396
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• 2008

There is difficulty in predicting the program efficiency of NOR type nonvolatile memory device adopting channel hot electron injection (CHEI) as program operation mechanism accurately since MOSFET on SOI has floating body. In this study, the dependence of program efficiency for SOI nonvolatile memory device of 200 nm channel length on SOI depletion conditions, partial depletion and full depletion, was quantitatively investigated with the aid of numerical device simulation [1].

• 전기전자학회논문지
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• 제20권3호
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• pp.279-284
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• 2016

This paper presents a two stage L-band power amplifier realized with a $0.32{\mu}m$ Silicon-On-Insulator (SOI) CMOS technology. To overcome a low breakdown voltage limit of MOSFET, stacked-FET structures are employed, where three transistors in the first stage amplifier and four transistors in the second stage amplifier are connected in series so that their output voltage swings are added in phase. The stacked-FET structures enable the proposed amplifier to achieve a 21.5 dB small-signal gain and 15.7 dBm output 1-dB compression power at 1.9 GHz with a 122 mA DC current from a 4 V supply. The amplifier delivers a 19.7 dBm. This paper presents a two stage L-band power amplifier realized with a $0.32{\mu}m$ Silicon-On-Insulator (SOI) CMOS technology. To overcome a low breakdown voltage limit of MOSFET, stacked-FET structures are employed, where three transistors in the first stage amplifier and four transistors in the second stage amplifier are connected in series so that their output voltage swings are added in phase. The stacked-FET structures enable the proposed amplifier to achieve a 21.5 dB small-signal gain and 15.7 dBm output 1-dB compression power at 1.9 GHz with a 122 mA DC current from a 4 V supply. The amplifier delivers a 19.7 dBm saturated output power with a 16 % maximum Power Added Efficiency (PAE). A bond wire fine tuning technology enables the amplifier a 23.67 dBm saturated output power with a 20.4 % maximum PAE. The die area is $1.9mm{\times}0.6mm$.

• 전자공학회논문지
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• 제52권9호
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• pp.21-27
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• 2015

High resistivity(HR) silicon-on-insulator(SOI) RF CMOS 공정 인덕터의 모델 파라미터를 정확히 결정하기 위하여 직접추출과 simultaneous optimization을 사용한 개선된 방법을 개발하였다. 먼저, 대칭형 인덕터와 센터탭이 접지된 대칭형 인덕터 등가회로들의 Y 및 Z-파라미터 방정식 유도를 통해 일부 모델 파라미터들을 직접 추출하고, 병렬 저항과 전체 인덕턴스 방정식들로 미지 변수들을 줄여 모델링 정확도를 향상시켰다. 또한, 두 등가회로의 동일한 모델 파라미터들을 공통 변수로 두고 S-파라미터 데이터 세트를 동시에 optimization함으로써 optimization 정확도를 크게 향상시켰다.

• 전자공학회논문지
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• 제53권9호
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• pp.49-53
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• 2016

RF 채널 분포효과를 위한 전압 종속 외부 게이트 커패시턴스가 사용된 High resistivity(HR) silicon-on-insulator(SOI) RF accumulation-mode MOS 버랙터의 대신호 모델이 새롭게 개발되었다. 이 모델의 전압 종속 파라미터들은 정확한 S-파라미터 optimization을 사용하여 추출되었고, 이를 피팅하여 empirical 모델 방정식을 구축하였다. 이러한 새로운 대신호 RF 모델은 넓은 전압영역에서 측정된 Y11-파라미터 데이터와 20 GHz까지 잘 일치함으로써 정확도가 검증되었다.

• 한국세라믹학회지
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• 제35권6호
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• pp.535-542
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• 1998

SOI(silicon oninsulator) was fabricated through the direct bonding of a hydrophilized single crystal Si wafer and a thermally oxidized SiO2 thin film to investigate the stacking faults in silicon at the Si/SiO2 in-terface. At first the oxidation kinetics of SiO2 thin film and the stacking fault distribution at the oxidation interface were investigated. The stacking faults could be divided into two groups by their size and the small-er ones were incorporated into the larger ones as the oxidation time and temperature increased. The den-sity of the smaller ones based critically lower eventually. The SOI wafers directly bonded at the room temperature were annealed at 120$0^{\circ}C$ for 1 hour. The stacking faults at the bonding and oxidation interface were examined and there were anomalies in the distributions of the stacking faults of the bonded region to arrange in ordered ring-like fashion.

• 센서학회지
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• 제1권2호
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• pp.131-145
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• 1992

본 논문은 SOI트랜스듀서 및 회로를 위해, Si 직접접합과 M-C국부연마법에 의한 박막SOI구조의 형성 공정을 기술한다. 또한, 이러한 박막SOI의 전기적 및 압저항효과 특성들을 SOI MOSFET와 cantilever빔으로 각각 조사했으며, bulk Si에 상당한다는 것이 확인되었다. 한편, SOI구조를 이용한 두 종류의 압력트랜스듀서를 제작 및 평가했다. SOI구조의 절연층을 압저항의 유전체분리층으로 이용한 압력트랜스듀서의 경우, $-20^{\circ}C$에서 $350^{\circ}C$의 온도범위에 있어서 감도 및 offset전압의 변화는 자각 -0.2% 및 +0.15%이하였다. 한편, 절연층을 etch-stop막으로 이용한 압력트랜스듀서에 있어서의 감도변화를 ${\pm}2.3%$의 표준편차 이내로 제어할 수 있다. 이러한 결과들로부터 개발된 SDB공정으로 제작된 SOI구조는 집적화마이크로트랜스듀서 및 회로개발에 많은 장점을 제공할 것이다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1987년도 전기.전자공학 학술대회 논문집(I)
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• pp.546-548
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• 1987

We have studied 1iquid phase regrowth of phosphorus ion implanted silicon films on insulator (SOI) by rapid thermal annealing (RTA) method. Many twin boundaries were observed on the regrown silicon layer and mobility of the layer was increased from $14\;cm^2/v.sec$ to $38\;cm^2/v.sec$ after annealing at $1150^{\circ}C$ for 15 sec.

• 한국전기전자재료학회논문지
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• 제16권5호
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• pp.365-371
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• 2003

We prepared silicon on insulator(SOI) wafer pairs of Si/1800${\AA}$ -SiO$_2$ ∥ 1800${\AA}$ -SiO$_2$/Si using water direct bonding method. Wafer pairs bonded at room-temperature were annealed by a normal furnace system or a fast linear annealing(FLA) equipment, and the micro-structure of bonding interfaces for each annealing method was investigated. Upper wafer of bonded pairs was polished to be 50 $\mu\textrm{m}$ by chemical mechanical polishing(CMP) process to confirm the real application. Defects and bonding area of bonded water pairs were observed by optical images. Electrical and mechanical properties were characterized by measuring leakage current for sweeping to 120 V, and by observing the change of wafer curvature with annealing process, respectively. FLA process was superior to normal furnace process in aspects of bonding area, I-V property, and stress generation.

• E2M - 전기 전자와 첨단 소재
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• 제12권9호
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• pp.1-9
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• 1999