• 한국전자통신학회논문지
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• 제9권4호
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• pp.409-416
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• 2014

유한체의 H/W 구현에는 정규기저를 사용하는 것이 효과적이며, 특히 최적 정규기저를 갖는 유한체의 H/W 구현이 가장 효율적이다. 타입 I 최적 정규기저를 갖는 유한체 $GF(2^m)$은 m 이 짝수이기 때문에 어떤 암호계에는 응용되지 못하는 단점이 있다. 그러나 타입 II 최적 정규기저를 갖는 유한체의 경우는 NIST에서 제안한 ECDSA 의 권장 커브가 주어진 $GF(2^{233})$이 타입 II 최적 정규 기저를 갖는 등 여러 응용분야에 적용 되므로, 이에 대한 효율적인 구현에 관한 연구가 활발하게 진행되고 있다. 본 논문에서는 타입 II 최적 정규기저를 갖는 유한체 $GF(2^m)$의 연산을 정규기저를 이용하여 표현하여 확대체 $GF(2^{2m})$의 원소로 표현하여 연산을 하는 새로운 비트-병렬 곱셈기를 제안하였으며, 기존의 가장 효율적인 곱셈기들보다 블록 구성방법이 용이하며, XOR gate 수가 적은 저 복잡도 곱셈기이다.

• 한국정보과학회논문지:시스템및이론
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• 제31권1_2호
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• pp.51-58
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• 2004

대부분의 공개키 기반 암호시스템은 유한체 $GF(2^m)$ 상의 산술 연산들을 기반으로 구축된다. 이들 연산 중 덧셈을 제외한 다른 연산들은 곱셈 연산을 반복하여 계산되므로, 곱셈 연산의 효율적인 구현은 공개키 기반 암호시스템에서 매우 중요하다. 본 논문에서는 All-One Polynomial에 의해 정의된 $GF(2^m)$ 상의 효율적인 Bit-Parallel 정규기저 곱셈기를 제안한다. 게이트 및 시간적인 면에서 본 곱셈기의 복잡도(complexity)는 이전에 제안된 같은 종류의 곱셈기 보다 낮거나 동일하다. 또한, 본 논문의 곱셈기는 아키텍처가 규칙적(regular)이어서 VLSI 구현에 적합하다.

• 한국정보처리학회논문지
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• 제2권6호
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• pp.969-973
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• 1995

본 논문에서는 기존의 병렬 승산기 어레이에서 사용된 CSA(carry select adder) 셀 구조를 수정하여 승산시간을 감소하는 새로운 병렬 승산기 어레이를 제안한다. MCSA(modified CSA)의 입력에 가수와 피가수가 자리올림보다 먼저 인가된다. 그리고 자리올림 전달 가산기를 위하여 DCSA(doubled inverted imput CSA)를 설계하여 최종 승산항 다음에 추가한다. 제안된 안은 MCSA와 DCSA를 사용하여 설계하고 모의실험을 한다. 회로의 크기는 기존의 CAS셀을 사용한 기존의 승산기 어레이에 비하여 약 13% 증가했지만 연산시간은 약 52% 감소함을 확인하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 하계종합학술대회 논문집(2)
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• pp.141-144
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• 2000

In this paper, a new parallel array structure for the asynchronous array multiplier is introduced. This structure is designed for a data dependent asynchronous multiplier to reduces power which is wasted in conventional array structure. Simulation shows that this structure saves 30％ of power and 55％ of computation time comparing to conventional booth encoded array multiplier.

• 한국컴퓨터정보학회논문지
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• 제20권2호
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• pp.1-10
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• 2015

본 논문에서는 유한체 $GF(3^m)$상에서 모든 항에 0이 아닌 계수를 갖는 기약 다항식에 대하여 m이 홀수 및 짝수인 경우 $GF(3^m)$상의 곱셈 알고리즘을 제시하였으며, 제시한 곱셈 알고리즘을 이용하여 고속의 병렬 입-출력 모듈구조의 곱셈기를 설계하였다. 제시한 곱셈기의 구성은 $(m+1)^2$개의 동일한 기본 셀들로 설계되었으며, 셀에 메모리를 사용하지 않았으므로 회로가 간단하며 셀당 $T_A+T_X$의 지연시간을 갖는다. 본 논문에서 제안한 곱셈기는 규칙성과 셀 배열에 의한 모듈성을 가지므로 m이 큰 회로의 확장이 용이하며 VLSI회로 실현에 적합할 것이다.

• 대한전자공학회논문지SD
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• 제45권12호
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• pp.29-40
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• 2008

유한체 GF($2^n$) 연산을 바탕으로 구성되는 암호시스템에서 유한체 곱셈의 효율적인 하드웨어 설계는 매우 중요한 연구분야이다. 본 논문에서는 공간 복잡도가 낮은 병렬 처리 유한체 곱셈기를 구성하기 위하여 삼항 기약다항식(Trinomial) $f(x)=x^n+x^k+1$의 모듈러 감산 연산 특징을 이용하였다. 또한 연산 수행 속도를 빠르게 개선하기 위해 하드웨어 구조를 기존의 Mastrovito 곱셈 방법과 유사하게 구성한다. 제안하는 곱셈기는 $n^2-k^2$ 개의 AND 게이트와 $n^2-k^2+2k-2$개의 XOR 게이트로 구성되므로 이는 기존의 $n^2$ AND게이트, $n^2-1$ XOR 게이트의 합 $2n^2-1$에서 $2k^2-2k+1$ 만큼의 공간 복잡도가 감소된 결과이다. 시간 복잡도는 기존의 $T_A+(1+{\lceil}{\log}_2(2n-k-1){\rceil})T_X$와 같거나 $1T_X$ 큰 값을 갖는다. 최고차 항이 100에서 1000 사이의 모든 기약다항식에 대해 시간복잡도는 같거나 $1T_X(10%{\sim}12.5%$)정도 증가하는데 비해 공간 복잡도는 최대 25% 까지 감소한다.

• 전기전자학회논문지
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• 제8권2호
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• pp.172-180
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• 2004

본 논문에서는 다치 논리회로를 구현하는 방식 중 전압 모드 방식에서 $neuron(\nu)MOS$ Down-literal circuit(DLC)의 다중 문턱전압 성질을 이용하여 유한체 $GF(3^m)$상에서 모든 항의 계수가 존재하는 기약 다항식에 대한 승산 알고리즘(AOTP)을 적용한 병렬 입-출력 모듈 구조의 승산기의 회로를 제안하였다. 3치 입력 신호가 인가되는 승산기는 뉴런모스 DLC를 이용하여 모듈화되고, 모듈에서 변환된 3치 입력 신호를 Pass 게이트를 통해서 선택하는 방식으로 승산 및 가산 게이트를 구현하였다. 설계된 승산기의 회로들은 +3V의 단일 공급 전원에서 $0.35{\mu}m$ N-well double-poly four-metal CMOS 공정의 모델 파라미터를 사용하여 모의실험이 수행되었다. 모의실험 결과를 통하여 승산기는 샘플링 레이트가 3MHz, 소비전력은 $4{\mu}W$, 출력은 ${\pm}0.1V$이내의 전압레벨을 유지하는 것을 알 수 있다.

• 한국정보통신학회논문지
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• 제15권3호
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• pp.510-520
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• 2011

본 논문에서는 유한체 $GF(3^m)$상에서 모든 항에 0이 아닌 계수가 존재하는 기약 다항식에 대하여 m이 홀수 및 짝수인 경우인$GF(3^m)$상의 승산 알고리즘을 제시하였으며, 제시된 승산 알고리즘을 이용하여 고속의 병렬 입-출력 모듈구조의 승산기를 구성하였다. 제시한 승산기의 구성은 $(m+1)^2$개의 동일한 기본 셀들로 설계되었으며, 기본 셀은 1개의 mod(3) 가산 게이트와 1개의 mod(3) 승산 게이트로 구성하였다. 셀에 래치를 사용하지 않았으므로 회로가 가장 간단하며, 셀당 지연시간도 $T_A+T_X$로서 가장 적다. 본 연구에서 제안한 승산기는 규칙성과 셀 배열에 의한 모듈성을 가지므로 m이 큰 회로의 확장이 용이하며 VLSI회로 실현에 적합할 것이다.

• 한국컴퓨터정보학회논문지
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• 제18권2호
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• pp.9-17
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• 2013

본 논문에서는 유한체 GF($2^m$)상에서 모든 항에 0이 아닌 계수가 존재하는 기약 다항식을 이용한 두 다항식에 대한 승산 알고리즘을 제시하였으며, 제시된 승산 알고리즘을 이용하여 고속의 병렬 입-출력 모듈구조의 승산기를 설계하였다. 제시한 승산기의 구성은 $m^2$개의 동일한 기본 셀들로 설계되었으며, 제시한 기본 셀은 2입력 XOR 게이트와 2입력 AND 게이트로 구성하였다. 셀에 래치를 사용하지 않았으므로 회로가 간단하며, 셀당 지연시간이 $D_A+D_X$이다. 본 연구에서 제안한 승산기는 규칙성과 셀 배열에 의한 모듈성을 가지므로 m이 큰 회로의 확장이 용이하며 VLSI회로 실현에 적합할 것이다.

• 전자공학회논문지SC
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• 제39권2호
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• pp.123-131
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• 2002

본 논문에서는 전류모드 CMOS를 통한 GF(3/sup ｍ/)상의 표준기저 승산회로를 제안하였다. 먼저, GF(3)연산을 위해 필요한 가산 및 승산을 진리표를 통해 정의하고 이를 CMOS회로로 설계하였다. GF(3/sup ｍ/)상의 임의의 두 원소들간의 승산의 전개방식을 수식을 통해 보였으며, 정의된 3치 기본연산자를 조합하여 GF(3/sup ｍ/) 승산회로를 설계하였다. 제안된 수식과 회로를 m에 대하여 일반화하였고, 그 중 m=3에 대한 설계의 예를 보였다. 본 논문에서 제안된 승산회로는 그 구성이 블록의 형태로 이루어지므로 m에 대한 확장이 용이하며, VLSI에 유리하다. 또한 회로내부에 메모리소자를 사용하지 않고, 연산디지트들이 병렬로 연산되므로 빠른 연산이 가능하다. 제안된 회로의 논리연산동작을 시뮬레이션을 통해 검증하였다.