• 컴퓨터교육학회논문지
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• 제11권2호
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• pp.65-78
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• 2008

기존의 교육용 디지털 시뮬레이터들은 논리소자(AND, OR gate 등)의 입력 포트 수, 선의 상태변화, custom component등에 대한 제한이 있다. 본 논문에서는 이러한 제한을 완화시키고, 큰 규모의 논리를 여러 개의 도면으로 나누어 처리할 수 있는 확장형 디지털 논리 회로 시뮬레이터 XSIM (eXpandable digital logic circuit SIMulator)을 제안한다. XSIM은 큰 회로를 여러 개의 페이지로 나누어 작업이 가능함으로 복잡한 논리도면 구성이나, 팀별수업에 도움이 될 것으로 기대된다.

• 전자공학회논문지C
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• 제35C권6호
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• pp.1-8
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• 1998

본 논문에서는 동일 칩 내부에 static CMOS와 하이브리드 로직 스타일(hybrid logic style)을 이용하여 저전력 8비트 ELM 덧셈기를 설계하였다. 두 개의 로직 스타일로 설계된 8비트 ELM 덧셈기는 0.8㎛ 단일 폴리 이중 금속, LG CMOS 공정으로 설계되어 측정되었다. 하이브리드 로직 스타일은 CCPL(Combinative Complementary Pass-transistor Logic), Wang's XOR 게이트와 ELM 덧셈기의 속도를 결정하는 임계경로(critical path)를 위한 static CMOS 등으로 구성된다. 칩 측정 결과, 전원 전압 5.0V에서 하이브리드로직으로 구현한 ELM 덧셈기가 static CMOS로 구현한 덧셈기에 비해 각각 전력소모 면에서 9.29%, 지연시간 면에서 14.9%, PDP(Power Delay Product)면에서 22.8%의 향상을 얻었다.

• 논리연구
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• 제23권2호
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• pp.117-159
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• 2020

전기 비트겐슈타인의 『논리-철학 논고』에서 논리철학과 수학철학은 가장 핵심적이고 중요한 주제들에 속한다. 그렇다면 비트겐슈타인은 『논고』에서 논리학과 수학에 관해 어떤 철학적 견해를 보였는가? 가령 그는 프레게와 러셀의 논리주의를 받아들였는가 아니면 거부했는가? 그는 수학과 논리학의 관계를 어떻게 규정했는가? 가령 "수학은 논리학의 한 방법이다."(6.234)와 "논리학의 명제들이 동어반복들 속에서 보여 주는 세계의 논리를 수학은 등식들 속에서 보여 준다."(6.22)를 우리는 어떻게 해석해야 하는가? 그리고 비트겐슈타인은 『논고』에서 동어반복과 등식의 관계를 어떻게 파악했는가? 나는 이 글에서 『논고』를 중심으로 이러한 물음들에 대해 대답하고자 한다.

• 한국산학기술학회논문지
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• 제10권11호
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• pp.3155-3162
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• 2009

게임 산업이 성장하면서 더욱 새롭고 다채로운 내용을 담고 있는 게임에 대한 요구가 커지고 있다. 그러나 현재 이를 지원하기 위한 소프트웨어 프레임워크는 존재하지 않는다. 3D 엔진이나 물리엔진과 같이 게임을 위한 특정 기술 분야의 미들웨어는 상당히 성숙한 단계에 와있으나 게임논리의 흐름을 위한 프레임워크는 거의 찾아볼 수 없다. 본 논문에서는 게임논리의 설계 및 구현을 위한 소프트웨어 프레임워크로서 게임논리엔진을 제안하고, 프로토타입을 구현한다. 제안된 게임논리엔진에 의해 다양한 장르의 게임을 위한 논리 흐름을 쉽게 기술하고 조합할 수 있다.

• Nuclear Engineering and Technology
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• 제44권6호
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• pp.697-708
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• 2012

The majority of instrumentation and control (I&C) systems in today's nuclear power plants (NPPs) are based on analog technology. Thus, most existing I&C systems now face obsolescence problems. Existing NPPs have difficulty in repairing and replacing devices and boards during maintenance because manufacturers no longer produce the analog devices and boards used in the implemented I&C systems. Therefore, existing NPPs are replacing the obsolete analog I&C systems with advanced digital systems. New NPPs are also adopting digital I&C systems because the economic efficiencies and usability of the systems are higher than the analog I&C systems. Digital I&C systems are based on two technologies: a microprocessor based system in which software programs manage the required functions and a programmable logic device (PLD) based system in which programmable logic devices, such as field programmable gate arrays, manage the required functions. PLD based systems provide higher levels of performance compared with microprocessor based systems because PLD systems can process the data in parallel while microprocessor based systems process the data sequentially. In this research, a bistable trip logic in a reactor protection system (RPS) was developed using very high speed integrated circuits hardware description language (VHDL), which is a hardware description language used in electronic design to describe the behavior of the digital system. Functional verifications were also performed in order to verify that the bistable trip logic was designed correctly and satisfied the required specifications. For the functional verification, a random testing technique was adopted to generate test inputs for the bistable trip logic.

• JSTS:Journal of Semiconductor Technology and Science
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• 제10권1호
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• pp.1-10
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• 2010

This paper proposes a two-phase clocked adiabatic static CMOS logic (2PASCL) circuit that utilizes the principles of adiabatic switching and energy recovery. The low-power 2PASCL circuit uses two complementary split-level sinusoidal power supply clocks whose height is equal to $V_{dd}$. It can be directly derived from static CMOS circuits. By removing the diode from the charging path, higher output amplitude is achieved and the power consumption of the diode is eliminated. 2PASCL has switching activity that is lower than dynamic logic. We also design and simulate NOT, NAND, NOR, and XOR logic gates on the basis of the 2PASCL topology. From the simulation results, we find that 2PASCL 4-inverter chain logic can save up to 79% of dissipated energy as compared to that with a static CMOS logic at transition frequencies of 1 to 100 MHz. The results indicate that 2PASCL technology can be advantageously applied to low power digital devices operated at low frequencies, such as radio-frequency identifications (RFIDs), smart cards, and sensors.

• 한국지능시스템학회:학술대회논문집
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• 한국퍼지및지능시스템학회 1993년도 Fifth International Fuzzy Systems Association World Congress 93
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• pp.993-996
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• 1993

This paper addresses the structure and its associated learning algorithms of a feedforward multi-layered connectionist network, which has distributed learning abilities, for realizing the basic elements and functions of a traditional fuzzy logic controller. The proposed neural-network-based fuzzy logic control system (NN-FLCS) can be contrasted with the traditional fuzzy logic control system in their network structure and learning ability. An on-line supervised structure/parameter learning algorithm dynamic learning algorithm can find proper fuzzy logic rules, membership functions, and the size of output fuzzy partitions simultaneously. Next, a Reinforcement Neural-Network-Based Fuzzy Logic Control System (RNN-FLCS) is proposed which consists of two closely integrated Neural-Network-Based Fuzzy Logic Controllers (NN-FLCS) for solving various reinforcement learning problems in fuzzy logic systems. One NN-FLC functions as a fuzzy predictor and the other as a fuzzy controller. As ociated with the proposed RNN-FLCS is the reinforcement structure/parameter learning algorithm which dynamically determines the proper network size, connections, and parameters of the RNN-FLCS through an external reinforcement signal. Furthermore, learning can proceed even in the period without any external reinforcement feedback.

• 한국BIM학회 논문집
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• 제14권1호
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• pp.30-38
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• 2024

This study aims to propose a smart city governance logic model that can accommodate more diverse information service systems by mixing hub-and-spoke and blockchain technologies as a data management model. Specifically, the research focuses on deriving the logic of an operating system that can work across smart city planning based on the two data governance technologies. The first step of the logic is the generation and collection of information, which is first divided into information that requires information protection and information that can be shared with the public, and the information that requires privacy is blockchainized, and the shared information is integrated and aggregated in a data hub. The next step is the processing and use of the information, which can actively use the blockchain technology, but for the information that can be shared other than the protected information, the governance logic is built in parallel with the hub-and-spoke type. Next is the logic of the distribution stage, where the key is to establish a service contact point between service providers and beneficiaries. Also, This study proposes the establishment of a one-to-one data exchange relationship between information providers, information consumers, and information processors. Finally, in order to expand and promote citizen participation opportunities through a reasonable compensation system in the operation of smart cities, we developed virtual currency as a local currency and designed an open operation logic of local virtual currency that can operate in the compensation dimension of information.

• 조명전기설비학회논문지
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• 제19권6호
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• pp.9-15
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• 2005

본 연구는 새로 고안된 부정-논리곱 논리기능을 가지는 방전 논리 게이트 플라즈마 디스플레이 패널의 논리 게이트 방전특성을 해석한 것이다. 이 방전 논리 게이트는 방전 경로에 따른 전극사이의 전압을 제어하여 논리 출력을 유도한다. 실험결과 논리 게이트의 방전특성은 두 수직전극에 인가되는 전압들의 상호관계에 영향을 받는다는 것을 알았다. 그리고 대화면 PDP에의 적용 가능성을 검토하기 위하여 전극의 선저항에 의한 방전특성을 평가한 결과, 두 수직전극들의 선저항에 의한 전압강하가 논리 게이트의 방전에 미치는 영향은 미미한 것으로 추론되었다. 실험을 통해 방전 논리 게이트를 구성하는 각 전극들의 펄스전압과 전류제한저항의 최적 값들을 구하였으며 49[V]의 최대동작마진을 얻었다.

• 대한전자공학회논문지SD
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• 제38권3호
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• pp.205-210
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• 2001

본 논문에서는 CMOS 로직과 pass-transistor logic(PTL)의 장점만을 가진 새로운 복합모드로직(Compound Mode Logic)을 제안하였다. 제안된 로직은 VLSI설계에서 중요하게 부각되고 있는 저전력, 고속 동작이 가능하며 실제로 전가산기를 설계하여 측정 한 결과 복합모드 로직의 power-delay 곱은 일반적인 CMOS로직에 비해 약 22% 개선되었다 제안한 복합모드 로직을 이용하여 고성능 32×32-bit 곱셈기를 설계 제작하였다. 본 논문의 곱셈기는 개선된 사인선택(Sign Select) Booth 인코더, 4-2 및 9-2 압축기로 구성된 데이터 압축 블록, 그리고 carry 생성 블록을 분리한 64-bit 조건 합 가산기로 구성되어 있다. 0.6um 1-poly 3-metal CMOS 공정을 이용하여 제작된 32×32-bit 곱셈기는 28,732개의 트랜지스터와 1.59×l.68 ㎜2의 면적을 가졌다. 측정 결과 32×32-bit 곱셈기의 곱셈시간은 9.8㎱ 이었으며, 3.3V 전원 전압에서 186㎽의 전력 소모를 하였다.