• 한국방사선학회논문지
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• 제11권3호
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• pp.101-108
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• 2017

DC/DC 컨버터는 임의의 직류전원을 부하가 요구하는 형태의 직류전원으로 변환시키는 효율이 높은 전력변환기이다. 고급형 DC/DC 컨버터는 MOSFET(산화물-반도체 전계 효과 트랜지스터)를 제어하기 위해 OP-Amp.(연산 증폭기)를 실장한 PWM-IC(펄스폭 변조 집적회로)를 사용한다. OP-Amp.는 증폭기 기능을 수행하는데 방사선 영향으로 전기적 특성이 변화하는데 본 논문에서는 코발트 60 (60Co) 저준위 감마발생기를 이용한 TID실험과 5종류의 중이온 입자를 이용하여 SEL 실험을 수행하는데 바이어스(bias) 전류가 순간적으로 과전류가 흘러 SEL이 발생된다. OP-Amp.의 TID 실험은 조사율은 5 rad/sec.로 전체 조사량을 30 krad 까지 수행하였으며, SEL 실험은 제어보드를 구현한 후 LET($MeV/mg/cm^2$)별 cross section($cm^2$)을 이용하여 성능평가를 하는데 있다.

• 한국전자파학회논문지
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• 제19권6호
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• pp.597-602
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• 2008

본 논문은 고출력 전자파에 따른 CMOS IC 소자의 피해 효과와 회복 시간을 알아보았다. 고출력 전자파 발생 장치는 마그네트론을 사용하였고, CMOS 인버터의 오동작/부동작 판별법은 유관 식별이 가능한 LED 회로로 구성하였다. 그리고 고출력 전자파에 의해 오동작된 CMOS 인버터의 전원 전류와 회복 시간을 관찰하였다. 그 결과, 전계 강도가 약 9.9 kV/m에서의 전원 전류는 정상 전류의 2.14배가 증가하였다. 이는 래치업에 의한 CMOS 인버터가 오작동된 것을 확인할 수 있었다. 또한, COMS 인버터의 파괴는 컴포넌트, 온칩와이어, 그리고 본딩 와이어에서 다른 형태로 관찰하였다 위 실험 결과로, 전자 장비의 고출력 전자파 장해에 대한 이해를 돕는데 기초 자료로 활용될 것으로 예측된다.

• 한국정보전자통신기술학회논문지
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• 제6권3호
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• pp.168-173
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• 2013

본 연구는 IGBT(Insulated Gate Bipolar Transistor)의 전기적 특성을 향상시키기 위해 새로운 구조의 IGBT를 제안하였다. 첫 번째 구조는 기존 IGBT 구조의 P-베이스 영역 우측 부분에 N+영역을 추가한 방법으로 기존 구조에 비해 빠른 Turn-off 시간과 낮은 전도 손실을 갖는 구조이다. 또한, 두 번째 구조는 게이트 우측 하단에 P+를 형성함으로써 Latching 전류를 향상시킨 구조이다. 시뮬레이션 결과 제안된 첫 번째 구조는 빠른 Turn-off 시간(3.4us), 낮은 순방향 전압강하(3.08V)의 특성을 보였으며, 두 번째 구조는 높은 Latching 전류(369A/?? ) 특성을 보였다. 따라서 본 논문은 제안된 두 가지의 구조를 하나로 결합한 구조로써 기존 IGBT보다 향상된 특성을 시뮬레이션을 통하여 확인하였다.

• 한국산업정보학회논문지
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• 제19권3호
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• pp.1-7
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• 2014

본 논문은 자동시험장비 (ATE) 시스템의 측정 회로에 사용하는 비교기 설계에 관한 것이다. 이 비교기 전체 블럭은 연속 형의 고속 비교기, 차동차이증폭기, 그리고 출력 단으로 구성되어 있다. 연속 형의 고속 비교기는 높은 주파수(1~800MHz) 및 넓은 범위(0~5V)의 입력신호를 받아들이기 위해, 고속의 rail-to-rail 증폭기를 첫 단에 두었다. 또한 동작 속도를 높이기 위하여 고속의 전치증폭기와 래치를 순차적으로 구성하였다. 두 시험 소자(DUT) 간 출력 신호 차이를 검출함에 있어, 공통 신호와 차동 신호 차이를 모두 감지하기 위하여 차동차이 증폭기(DDA)를 사용하였다. 이 비교기는 $0.18{\mu}m$ BCDMOS 공정을 사용하여 칩으로 구현되었으며, 5mV의 신호 차이를, 800 MHz의 신호까지 비교가 가능하다. 구현된 칩 면적은 $620{\mu}m{\times}830{\mu}m$이다.

• 한국위성정보통신학회논문지
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• 제10권4호
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• pp.6-11
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• 2015

PPS 소자가 삽입된 N형 실리콘 제어 정류기(NSCR_PPS)소자에서 게이트와 $N^+$ 확산층 간격(Gate to Primary $N^+$ diffusion Space; GPNS)의 변화가 정전기 보호 성능에 미치는 영향을 연구하였다. FPW 구조와 CPS 이온주입을 행하지 않은 구조를 갖는 종래의 NSCR 표준소자는 on 저항, 스냅백 홀딩 전압 및 열적 브레이크다운 전압이 너무 낮아 정전기 보호소자의 필요조건을 만족시키지 못해 마이크로칩의 정전기보호소자로 적용이 어려웠다. 그러나 본 연구에서 제안하는 PPW 구조와 CPS 이온주입을 동시에 적용하여 변형설계된 소자에서는 GPNS의 변화가 정전기 보호성능의 향상에 영향을 주는 중요한 파라미터였으며, 정전기보호소자의 설계창을 만족시키는 향상된 정전기보호성능을 나타내어 고전압 동작용 마이크로 칩의 정전기보호 소자로 적용 가능함을 확인하였다.

• 한국정보통신학회논문지
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• 제20권4호
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• pp.793-798
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• 2016

본 연구에서는 1T-DRAM 응용을 위해 Bipolar Junction Transistor 모드 (BJT mode)에서 비대칭 소스/드레인 수직형 나노와이어 소자의 순방향 및 역방향 메모리 윈도우 특성을 분석하였다. 사용된 소자는 드레인 농도가 소스 농도보다 높으며 소스 면적이 드레인 면적보다 큰 사다리꼴의 수직형 gate-all-around (GAA) MOSFET 이다. BJT모드의 순방향 및 역방향 이력곡선 특성으로부터 순방향의 메모리 윈도우는 1.08V이고 역방향의 메모리 윈도우는 0.16V이었다. 또 래치-업 포인트는 순방향이 역방향보다 0.34V 큰 것을 알 수 있었다. 측정 결과를 검증하기 위해 소자 시뮬레이션을 수행하였으며 시뮬레이션 결과는 측정 결과와 일치하는 것을 알 수 있었다. 1T-DRAM에서 BJT 모드를 이용하여 쓰기 동작을 할 때는 드레인 농도가 높은 것이 바람직함을 알 수 있었다.

• 전기전자학회논문지
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• 제11권1호통권20호
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• pp.69-76
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• 2007

본 논문에서는 CMOS 공정기반의 BiCMOS LVDS 구동기를 설계하여 고속 I/O 인터페이스에 적용하고자 한다. 칩 면적을 줄이고 LVDS 구동기의 감내성을 향상시키기 위해 lateral 바이폴라 트랜지스터를 설계하여 LVDS 구동기의 바이폴라 스위칭으로 대체하였다. 설계된 바이폴라 트랜지스터는 20가량의 전류이득을 지니며, 설계된 LVDS 드라이버 셀 면적은 $0.01mm^2$로 설계되었다. 설계된 LVDS 드라이버는 1.8V의 전원 전압에서 최대 2.8Gb/s의 데이터 전송속도를 가진다. 추가적으로 ESD 현상을 보호하기 위해 새로운 구조의 ESD 보호 소자를 설계하였다. 이는 SCR구조에서 PMOS, NMOS의 턴-온 특성을 이용 낮은 트리거링 전압과 래치 업 현상을 최소화 시킬 수 있다. 시뮬레이션 결과 2.2V의 트리거링 전압과 1.1V의 홀딩 전압을 확인할 수 있었다.

• 전기전자학회논문지
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• 제20권4호
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• pp.361-366
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• 2016

본 논문에서는 향상된 전기적 특성과 면적효율을 갖는 새로운 구조의 ESD 보호회로를 제안한다. 제안된 회로는 기존의 3-STACK LVTSCR과 비교하여 높은 홀딩전압과 낮은 트리거전압 특성, 향상된 Ron 저항 특성을 갖는다. 제안된 ESD 보호회로는 기존 보호회로 대비 35% 정도의 작은 면적, 35V의 트리거 전압과 8.5V의 홀딩전압을 갖는다. 또한 제안된 ESD 보호회로의 래치-업 면역특성을 향상시키기 위해 기생 바이폴라 트랜지스터들의 유효 베이스 길이를 설계변수로 설정하여 설계하였고 시놉시스사의 TCAD 시뮬레이션을 통하여 제안된 ESD 보호회로를 검증하고 전기적 분석을 실행하였다.

• 대한전자공학회논문지SD
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• 제45권10호
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• pp.1-6
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• 2008

고전압 MOSFET에서 스냅백 이후의 유지 전압은 구동전압에 비해 매우 작아서 고전압 MOSFET이 파워 클램프로 바로 사용될 경우 래치업 문제를 일으킬 수 있다. 본 연구에서는 Drain-Extended PMOS를 이용하여 래치업 문제가 일어나지 않는 구조를 제안하였다. 제안된 구조에서는 래치업의 위험을 피하기 위해 소자가 스냅백이 일어나지 않는 영역으로 동작 영역을 제한하였다. $0.35\;{\mu}m$ 60V BCD(Bipolar-CMOS-DMOS) 공정을 사용하여 제작된 칩을 측정한 결과를 통해 제안된 기존의 gate-driven 구조의 LDMOS(Lateral Double-Diffused MOS)를 사용한 ESD 파워 클램프에 비해 500% 성능향상(강인성)이 있게 된 것을 알 수 있다.

• Journal of Astronomy and Space Sciences
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• 제22권4호
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• pp.537-558
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• 2005

본 논문에서는 HAUSAT-2위성이 운용될 케도의 우주 방사능 환경 및 총 피폭효과(Total Ionizing Dose), 단일사건 효과(Single Event Effects) 등에 대해 분석하였다. 총 피폭효과에 영향을 미치는 우주 방사능은 포획된 양성자, 전자, 태양 양성자 및 우주선이다. 총 피폭효과는 선량 심도선 분석을 통해 해석을 수행하였으며, DMBP(Design Margin Breakpoint) 방법과 3-D 구분구적법을 이용하여 HAVSAT-2의 부품의 총 피폭량에 대한 내성을 검증하였다. 단일사건 효과에 대하여 위성체 외부와 내부 방사능 환경으로 양성자와 중이온에 대하여 선형에너지 전달량(LET) 스펙트럼을 분석하였으며, HAUSAT-2의 전자소자로 사용예정인 MPC860T2B 마이크로프로세서와 메모리 K6X8008T2B에 대한 SEU(Single Event Upset) 및 SEL(Single Event Latch-up) 발생률을 추정하였다. 분석 결과 SEU는 운용 중에 수차례 발생하며 SEL 발생은 임무기간동안 일어나지 않을 것으로 추정되었다. HAUSAT-2는 소프트웨어 해밍코드 EDAC을 이용하여 SEU 발생에 대처할 수 있는 시스템 레벨의 설계를 반영하였다. 이 연구에서 수행된 방사능 해석은 ESA의 SPENVIS소프트웨어를 이용하였다.