Effects of the ESD Protection Performance on GPNS(Gate to Primary N+ diffusion Space) Variation in the NSCR_PPS Device

NSCR_PPS 소자에서 게이트와 N+ 확산층 간격의 변화가 정전기 보호성능에 미치는 영향

  • 서용진 (세한대학교 소방행정학과/나노정보소재연구소) ;
  • 양준원 (세한대학교 정보물류학과)
  • Received : 2015.10.10
  • Accepted : 2015.12.24
  • Published : 2015.12.31

Abstract

The ESD(electrostatic discharge) protection performance of PPS(PMOS pass structure) embedded N-type silicon controlled rectifier(NSCR_PPS) device with different GPNS(Gate to Primary $N^+$ Diffusion Space) structure was discussed for high voltage I/O applications. A conventional NSCR_PPS standard device with FPW(Full P-Well) structure and non-CPS(Counter Pocket Source) implant shows typical SCR-like characteristics with low on-resistance(Ron), low snapback holding voltage(Vh) and low thermal breakdown voltage(Vtb), which may cause latch-up problem during normal operation. However, our proposed NSCR_PPS devices with modified PPW(Partial P-Well) structure and optimal CPS implant demonstrate the improved ESD protection performance as a function of GPNS variation. GPNS was a important parameter, which is satisfied design window of ESD protection device.

PPS 소자가 삽입된 N형 실리콘 제어 정류기(NSCR_PPS)소자에서 게이트와 $N^+$ 확산층 간격(Gate to Primary $N^+$ diffusion Space; GPNS)의 변화가 정전기 보호 성능에 미치는 영향을 연구하였다. FPW 구조와 CPS 이온주입을 행하지 않은 구조를 갖는 종래의 NSCR 표준소자는 on 저항, 스냅백 홀딩 전압 및 열적 브레이크다운 전압이 너무 낮아 정전기 보호소자의 필요조건을 만족시키지 못해 마이크로칩의 정전기보호소자로 적용이 어려웠다. 그러나 본 연구에서 제안하는 PPW 구조와 CPS 이온주입을 동시에 적용하여 변형설계된 소자에서는 GPNS의 변화가 정전기 보호성능의 향상에 영향을 주는 중요한 파라미터였으며, 정전기보호소자의 설계창을 만족시키는 향상된 정전기보호성능을 나타내어 고전압 동작용 마이크로 칩의 정전기보호 소자로 적용 가능함을 확인하였다.

Keywords

References

  1. 양준원, 서용진, "고전압용 LDI 칩의 정전기 보호를 위한 EDNMOS 소자의 특성 개선", 통신위성우주산업연구회논문지, 제7권 제2호, pp.18-24, 2012.
  2. 양준원, 서용진, "CPS 이온주입을 통한 NEDSCR 소자의 정전기 보호 성능 개선", 통신위성우주산업연구회논문지, 제8권 제1호, pp.45-53, 2013.03.
  3. 양준원, 김형호, 서용진, "DDIC 칩의 정전기 보호 소자로 적용 되는 EDNMOS 소자의 고전류 특성 및 더블 스냅백 메커니즘 분석", 통신위성우주산업연구회논문지, 제8권 제2호, pp.36-43, 2013.06.
  4. 양준원, 서용진, "N형 실리콘 제어 정류기 소자의 구조 변형을 통한 정전기 보호 성능의 향상에 대한 연구, 통신위성우주산업연구회논문지, 제8권 제4호, pp.124-129, 2013.12.
  5. 서용진, 양준원, "DPS(Double Polarity Source) 구조를 갖는 고전압 동작용 EDNMOS 소자의 정전기 보호 성능 개선, 통신위성우주산업연구회논문지, 제9권 제2호, pp.12-17, 2014.06.
  6. 양준원, 서용진, "NESCR 소자에서 정전기 보호 성능 향상을 위한 최적의 P-Well 구조설계", 통신위성우주산업연구회논문지, 제9권 제3호, pp.15-21, 2014.09.
  7. 양준원, 서용진, "PPS 소자가 삽입된 N형 SCR 소자에서 부분웰 구조가 정전기 보호 성능에 미치는 영향", 통신위성우주산업연구회논문지, 제9권 제4호, pp.63-68, 2015.12.
  8. S. Dabral and T. J. Maloney, "Basic ESD and I/O Design", John Wiley, New York, 1998.
  9. M. P. J. Mergens, W. Wilkening, S. Mettler, H. Wolf, A. Stricker and W. Fichtner, "Analysis of lateral DMOS power devices under ESD stress conditions", IEEE Trans. Electron Devices, 47, pp. 2128-2137, 2000. https://doi.org/10.1109/16.877175
  10. B. C. Jeon, S. C. Lee, J. K. Oh, S. S. Kim, M. K. Han, Y.I. Jung, H. T. So, J. S. Shim and K. H. Kim, "ESD characterization of grounded-gate NMOS with 0.35um/18V technology employing transmission line pulser (TLP) test", in Proc. EOS/ESD Symp., pp. 362-372, 2002.
  11. G. Bosselli, S. Meeuwsen, T. Mouthaan and F. Kuper, "Investigations on double diffused MOS (DMOS) transistors under ESD zap conditions", in Proc. EOS/정전기 Symp., pp. 11-18, 1999.
  12. A. Chatterjee and T. Polgreen, "A low-voltage triggering SCR for on-chip ESD protection at output and input pads," IEEE Electron Device Lett., vol.12, pp. 21-22, Jan. 1991. https://doi.org/10.1109/55.75685
  13. M. D. Ker, H. H. Chang, and C. Y. Wu, "A gate-coupled PTLSCR/NTLSCR ESD protection circuit for deep-submicron low voltage CMOS IC's," IEEE J. Solid-State Circuits, vol. 32, pp. 38-51, Jan. 1997. https://doi.org/10.1109/4.553176
  14. C. H. Lai, M. H. Liu, S. Su, T. C. Lu, and S. Pan, "A novel gate coupled SCR ESD protection structure with high latchup immunity for high-speed I/O pad," IEEE Electron Device Lett., vol. 25, pp. 328-330, May 2004. https://doi.org/10.1109/LED.2004.826529
  15. 양준원, 서용진, "PMOS 소자가 삽입된 부분웰 구조의 N형 SCR 소자에서 정전기 보호 성능 향상을 위한 최적의CPS 이온주입에 대한 연구,"한국위성정보통신학회논문지, 제10권 제4호, 2015.12. (심사중)