• 대한전자공학회논문지TC
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• 제48권12호
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• pp.28-34
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• 2011

본 논문에서는 위상잡음 해석을 이용하여 RSSI(receiver signal strength indicator)용 PLL 주파수 합성기를 설계한다. PLL의 위상잡음, 잠금시간(lock time) 및 스퍼(spur) 억제 능력은 루프 요소의 성능과 루프 필터에 의하여 결정되므로, 합성기의 요구 성능은 PLL 요소의 잡음 성능과 루프 전달함수를 최적화함으로써 구할 수 있다. 이의 응용 예로써, 2.288GHz에서 동작하는 RSSI용 PLL 주파수 합성기를 위상잡음 해석을 이용하여 설계하며, 실험을 통하여 설계의 타당성을 입증한다.

• 한국전자파학회논문지
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• 제27권8호
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• pp.717-724
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• 2016

본 논문은 60 GHz 슬라이딩-IF 구조 RF 송수신기를 위한 40 GHz CMOS PLL 주파수 합성기 설계를 다룬다. 광대역에서 안정적인 주입동기식 주파수 합성기 동작을 위하여 인덕티브 피킹 기법을 이용한 주파수 분주기가 설계되었다. 광대역 주파수 분주기는 PLL이 전압 제어 발진기의 전체 주파수 범위에서 안정적으로 동기되는 것을 보장한다. 또한, 전압 제어 발진기와 주입동기식 주파수 분주기 사이의 원치 않는 간섭을 없애기 위하여 주입동기식 버퍼를 설계하여 적용하였다. 설계된 PLL 주파수 합성기는 65 nm CMOS 공정을 이용하여 설계되었으며, 37.9~45.3 GHz 출력 주파수 범위를 갖는다. 1.2 V 전원 전압에서 버퍼 포함 74 mA의 전류를 소모한다.

• Transactions on Electrical and Electronic Materials
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• 제18권4호
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• pp.185-189
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• 2017

This paper proposes a low power frequency divider for an integrated CMOS phase-locked loop (PLL). An injection-locked frequency divider (ILFD) was designed, along with a current-mode logic (CML) frequency divider in order to obtain a broadband and high-frequency operation. A ring oscillator was designed to operate at 1.2 GHz, and the ILFD was used to divide the frequency of its input signal by two. The structure of the ILFD is similar to that of the ring oscillator in order to ensure the frequency alignment between the oscillator and the ILFD. The CML frequency divider was used as the second stage of the divider. The proposed frequency divider was applied in a conventional PLL design, using a 0.18 ${\mu}m$ CMOS process. Simulation shows that the proposed divide-by-two ILFD and the divide-by-eight CML frequency dividers operated as expected for an input frequency of 1.2 GHz, with a power consumption of 30 mW.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2018년도 추계학술대회
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• pp.62-64
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• 2018

In two-stage single-phase inverters, inherent double line frequency component is present at both input and output of the front-end converter. Generally large electrolytic capacitors are required to eliminate the ripple. It is well known that the low frequency ripple shortens the lifespan of the capacitor hence the system reliability. However, the ripple can hardly be eliminated without the hardware combined with an energy storage device or a certain control algorithm. In this paper, a novel power-decoupling control method is proposed to eliminate the double line frequency ripple at the front-end converter of the DC/AC power conversion system. The proposed control algorithm is composed of two loop, ripple rejection loop and average voltage control loop and no extra hardware is required. In addition, it does not require any information from the phase-locked-loop (PLL) of the inverter and hence it is independent of the inverter control. In order to prove the validity and feasibility of the proposed algorithm a 5kW Dual Active Bridge DC/DC converter and a single-phase inverter are implemented, and experimental results are presented.

• 전력전자학회논문지
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• 제14권2호
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• pp.96-104
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• 2009

본 논문에서는 단상 전원의 위상 및 주파수 검출을 위해 전차원 상태관측기를 이용한 가상 2상 방식의 단상 위상고정루프(PLL: Phase Locked Loop) 제어기를 제안한다. 기존의 방식은 전원단에 주입된 저차 고조파를 완벽하게 제거하지 못하여 전체 PLL 시스템에 영향을 주게 된다. 제안된 알고리즘은 전차원 상태관측기를 사용하여 기본파와 고조파를 분리하고 고조파 성분을 효과적으로 제거 및 검출하여 기본파 성분만을 발생한다. 그리고 가상 발생신호 및 기존 입력신호를 함께 제어함으로써 기존방식보다 정상상태 오차를 감소시킬 수 있다. 모의실험결과 및 실제실험결과를 통하여 설계한 제어기에 의해 발생된 주파수가 실제값에 수렴하였으며 정상상태 추정 특성이 향상됨을 검증하였다. 또한 고조파 성분이 효과적으로 제거되고 기본파 성분만을 출력하는 것을 확인하였다.

• 한국정보통신학회논문지
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• 제8권2호
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• pp.484-493
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• 2004

본 논문은 초고주파 주파수 차이 검출기를 이용한 광파의 off-set 로킹에 대하여 설계 및 제작 실험 결과를 기술하였다. 두 광파를 비팅하여 중간 주파수인 1.5GHz 주파수 성분을 추출하고 이 값을 다시 1.5GHz 기준 발진기 주파수와 곱하여 차이주파수 성분을 추출한 후 주파수 차이 검출기를 이용하여 주파수 로킹을 시켰다. 상용화된 초고주파 부품을 사용하여 주파수 차이 검출기를 제작하였으며 1.55$\mu\textrm{m}$ 파장의 반도체 레이저의 발생 광파를 입력 광파와 1.5GHz의 주파수 off-set을 유지하면서 로킹이 이루어짐을 확인하였으며 로킹 범위는 320MHz이었다.

• ETRI Journal
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• 제18권1호
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• pp.1-14
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• 1996

We have experimentally observed and theoretically analyzed the gain dependent optimum repetition rates of a hybrid-type active and passive mode locked laser pulses in an erbium-doped fiber laser of the figure-of-eight geometry by utilizing a nonlinear amplifier loop mirror (NALM) as a saturable absorber and a directional-coupler type electro-optic modulator as an active mode locker. Transform-limited mode-locked pulses of about 10 ps width were obtained at repetition rates which correspond to harmonics of the cavity fundamental frequency and depend on the optical amplifier gain in the NALM.

• 한국전자파학회논문지
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• 제18권10호
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• pp.1163-1171
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• 2007

본 논문에서는 OPLL의 기술적 구성 요소인 주파수 및 위상 차이 검출기, 루프 여파기, VCO 반도체 레이저의 위상 잡음 설계에 대하여 이론적으로 검토하였으며, 설계 파라미터들을 도출하였다. 계산된 파라미터들로 구현한 설계 및 실험 결과, 주파수 및 위상 검출기는 헤테로다인된 차이 주파수와 1.5 GHz 기준 주파수 사이의 에러 성분을 이론식에 맞게 추출하였으며, 주파수 및 위상 고정 범위는 ${\pm}150MHz$이었다. 본 논문은 헤테로다인 위상 고정 루프 구현에 대한 설계 및 실험 결과를 기술하였다.

• 전력전자학회논문지
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• 제14권2호
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• pp.134-141
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• 2009

전원사고로 인하여 야기되는 전원급변상황에서 위상각의 새로운 PLL 방법은 추종속도를 개선시키기 위하여 제안되었다. 일반적으로 측정된 전원이 이상적이지 않고 고조파가 포함되어 있으며 센서의 노이즈 때문에 동기좌표계 PLL의 피드백 루프에는 LPF를 사용하고 있다. 그러므로 과도상태의 빠른 동특성을 얻기 위해서 LPF를 고려한 PLL시스템의 모델링을 제안하였다. 또한 전원의 급변 시에 빠른 위상각 검출을 위한 방법으로 자동으로 제어기 대역폭과 LPF의 차단주파수를 변동시키는 가변 파라미터 PLL방법을 제안하였다. 이를 시뮬레이션과 실험을 통해 검증하여 유효성을 보이고자 한다.

• 한국정보통신학회논문지
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• 제18권9호
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• pp.2176-2182
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• 2014

이 논문에서는 기존의 위상고정루프에 전원 잡음 제거 회로를 추가한 위상고정 루프 회로를 제안한다. 제안한 구조는 주파수 전압 변환기를 변형한 전원 잡음 제거 회로를 사용하여 임의의 전원 잡음에 대해 보상하여 동작한다. 전원 잡음 제거 회로를 사용하여 전원 잡음에 의해 발생하는 지터의 크기를 1/3로 줄였다. 제안한 위상 고정 루프는 0.18um CMOS 공정을 사용 하여 HSPICE 시뮬레이션을 통해 예측되는 결과를 검증하였다.