• 한국태양에너지학회 논문집
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• 제29권5호
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• pp.65-72
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• 2009

The new method is proposed to improve high speed detection of grid voltage phase and magnitude during a voltage dip due to a grid faults. Usually, A LPF(Low Pass Filter) is used in the feedback loop of PLL (Phase Locked Loop) system because the measured grid voltage contains harmonic distortions and sensor noises. so, a new design method of the loop gain of the PI -type controller in the PLL system is proposed with the consideration of the dynamics of the LPF. As a result, a better transient response can be obtained with the proposed design method. The LPF frequency and PI controller gain are designed in coordination according to the steady state and dynamic performance requirement. This paper shows the feasibility and the usefulness of the proposed methods through the computer simulation and the lab-scale experiments.

• 대한전자공학회논문지
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• 제12권3호
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• pp.20-25
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• 1975

추상고정 loop (PLL)를 사용하여 안정화시킨 징파 발진기를 개발하였다. 체내제작이라는 관점에서 특수 기봉가공을 한 특수자재 cavity를 사용한 자파수 안정화보다 PLL방법을 채택하였다. 입력 주파수가 다른 두 신호과 위상을 직접 비교할 수 있는 위상검파기로서 sampler와 저주파 filter를 사용할 수 있음을 보였으며, 이 목적에 맞는 약 4 GHz 대까지 sample 할 수 있는 sampler를 개발하였다. 2.16 GHz 대에서 출력이 120mW 이상인 징파발진기를 VCO로 사용하고, 110MHz대에서 발진하는 수품판 발진기를 기준발진기로서 사용한 PLL system으로 약 10-6 정도의 주파수 안정도를 얻을 수 있었다. 발진기 system의 capturing range는 search oscillator를 사용함으로써 lock-in-range인 10MHz대를 얻을 수 있었다.

• 대한전자공학회논문지
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• 제20권4호
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• pp.55-60
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• 1983

입력신호와 비교신호와의 시간오차를 다치 양자화하는 시간 오차 검출기(TED)를 고찰하여 새로운 형태의 디지탈 위상고정회로(DPLL)를 제안하고 성능을 해석하였다. 본 논문에서 고안된 TED는 선형적인 특성을 갖게 되므로 DPLL의 동작은 선형 차분 방정식으로 해석된다. 잡음이 없는 경우에, 유도된 시스템 방정식을 해석하여 제안된 DPLL 입력신호의 초기 시간차이에 관계없이 입력신호의 위상과 주파수를 추적할 수 있는 조건 및 그에 따른 주파수 추적 범위를 구했으며 타이밍 에러 플레인(timing error plane) 방법 및 컴퓨터 시뮬레이션을 통해 앞에서 해석된 결과들이 잘 일치함을 보였다.

• 한국전자파학회논문지
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• 제20권9호
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• pp.967-973
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• 2009

본 논문에서는 두 개의 위상 동기 루프를 구성하여 이중으로 위상 고정시킨 band 위성통신용 국부 발진기를 설계하고 위상 잡음을 분석하였다. 설계된 위상 동기 발진기는 직렬귀환 유전체 공진발진기, 주파수 분주기, 위상검출기, 루프 필터 및 PLL-IC로 구성되어 있으며, 12.6 GHz의 발진 주파수를 2분주시켜 6.3 GHz에서 15.32 dBm의 출력값을 보였다. 제작한 발진기의 위상 잡음은 -81 dBc/Hz@100 Hz, -100.86 dBc/Hz@1 kHz, -111.12 dBc/Hz@10 kHz, -116 dBc/Hz@100 kHz 및 -140.49 dBc/Hz@1 MHz으로 매우 안정되며 우수한 특성을 보였다.

• 한국전자파학회논문지
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• 제10권6호
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• pp.816-824
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• 1999

본 논문에서는 아날로그 위상비교기률 이용한 위상고정루프를 소개하였으며. 이 방법을 이용하여 20 GHz 대 고정국용 위상고정 국부발진기를 설계 제작하였다. 이 국부발진기는 하이브리드 형태의 18 GHz VCDRO (Voltage Controlled Dielectric Resonator Oscillator)와 완충증폭기 및 아날로그 위상검출기로 이루어져 있다. 일반적인 크리스탈 발전기의 N배 이외의 주파수를 위상고정하기 위하여 VHF PLL로 구성되어 있다. 국부발 진기의 발진전력은 18 GHz에서 약 21 dBm. 고조파억압은 - 34 dBc로 안정된 위상고정 상태를 나타내었다. 이때의 SSB위상잡음은 -75 dBc/Hz@10 kHz로 측정되었다.

• 한국전기전자재료학회논문지
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• 제17권2호
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• pp.144-149
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• 2004

Register Controlled DLL with fast locking and low-power consumption, is described in this paper. Delay monitor scheme is proposed to achieve the fast locking and inverter is inserted in front of delay line to reduce the power consumption, also. Proposed DLL was fabricated in a 0.6${\mu}{\textrm}{m}$ 1-poly 3-metal CMOS technology. The proposed delay monitor scheme enables the DLL to lock to the external clock within 4 cycles. The power consumption is 36㎽ with 3V supply voltage at 34MHz clock frequency.

• 한국철도학회:학술대회논문집
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• 한국철도학회 2000년도 춘계학술대회 논문집
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• pp.368-375
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• 2000

For safety reason ATS(Automatic Train Stop) system is being used, which is a kind of communication system with a feedback amplifier and a transformer on the train and wayside coils. The coils are highly resonant LC circuits, also have very high Q(Quality) factors. The Q factors of wayside ATS coils are to be maintained high enough for the amplifier to operate reliably. In this paper a novel Q measurement system is proposed. The system measures the resonant frequency and the bandwidth of the ATS coils, by controlling the phase difference between the transformer and the coil using digital PLL(Phase Locked Loop). The overall configuration and algorithms of the proposed system and the digital PLL control schemes are presented in details. The experimental waveforms are shown to verify the system performances.

• Journal of Power Electronics
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• 제14권3호
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• pp.608-620
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• 2014

In this paper, an adaptive neural phase-locked loop (AN-PLL) based on adaptive linear neuron is proposed for grid-connected doubly fed induction generator (DFIG) synchronization. The proposed AN-PLL architecture comprises three stages, namely, the frequency of polluted and distorted grid voltages is tracked online; the grid voltages are filtered, and the voltage vector amplitude is detected; the phase angle is estimated. First, the AN-PLL architecture is implemented and applied to a real three-phase power supply. Thereafter, the performances and robustness of the new AN-PLL under voltage sag and two-phase faults are compared with those of conventional PLL. Finally, an application of the suggested AN-PLL in the grid-connected DFIG-decoupled control strategy is conducted. Experimental results prove the good performances of the new AN-PLL in grid-connected DFIG synchronization.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1995년도 하계학술대회 논문집 A
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• pp.397-399
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• 1995

An UPS must be synchronized in frequency and phase relationship with the mains power supply. This paper describes and tests a digital phase-locked loop(DPLL) circuit of the open-loop method designed by full software with TMS320c31 digital signal processor. finally, the performance of the proposed DPLL is shown and discussed through simulation and experiment.

• 한국통신학회논문지
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• 제26권12C호
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• pp.255-260
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• 2001

본 논문에서는 새로운 locking 알고리즘을 사용하여 저전력의 특정을 가지면서 locking 속도가 빠른 Register Controlled DLL(Delay-Locked Loop)을 설계하였다. Locking 속도의 향상을 위해 제안한 알고리즘은 coarse와 fine controller를 각각 동작시키는 것으로, phase detector에서 출력되는 up/down 신호를 먼저 coarse controller에 인가하여 외부 클럭과 내부 클럭의 큰 위상차를 줄이고, coarse controller를 고정시킨 상태에서 up/down 신호를 fine controller에 인가하여 미세 지연 시간을 조정하도록 하는 것이다. 또한 제안한 DLL은 dual controller를 사용하지만 locking 동작시 한 개의 controller만 동작하므로 소비 전력을 줄일 수 있었으며 lock indicator를 사용하여 좋은 지터 특성을 보였다. 제안한 DLL은 0.6 $\mu\textrm{m}$ CMOS 공정 파라메타를 이용하여 설계하였고, SPICE 모의실험결과 50 MHz에서 200MHz가지 동작하였다. 200MHz 동작시 소비되는 전류는 15mA이며 모든 주파수에서 7 주기 이내에 locking 되었다.