• Progress in Superconductivity
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• 제6권2호
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• pp.104-107
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• 2005

We have developed and tested an RSFQ 4-bit Arithmetic Logic Unit (ALU) based on half adder cells and de switches. ALU is a core element of a computer processor that performs arithmetic and logic operations on the operands in computer instruction words. The designed ALU had limited operation functions of OR, AND, XOR, and ADD. It had a pipeline structure. We have simulated the circuit by using Josephson circuit simulation tools in order to reduce the timing problem, and confirmed the correct operation of the designed ALU. We used simulation tools of $XIC^{TM},\;WRspice^{TM}$, and Julia. The fabricated 4-bit ALU circuit had a size of $\3000{\ cal}um{\times}1500{\cal}$, and the chip size was $5{\cal} mm{\times}5{\cal}mm$. The test speeds were 1000 kHz and 5 GHz. For high-speed test, we used an eye-diagram technique. Our 4-bit ALU operated correctly up to 5 GHz clock frequency. The chip was tested at the liquid-helium temperature.

• 한국컴퓨터산업학회논문지
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• 제3권2호
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• pp.149-158
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• 2002

본 논문에서는 광컴퓨터의 개발에 이용될 수 있는 산술논리연산회로(ALU)를 설계하고 검증한다. 전자회로 기술의 접목이 용이하고 가장 상용화가 잘된 $LiNbO_3$ 광스위칭 소자에 기반한 이 ALU는 산술논리 동작을 실행하는 연산회로, 오퍼런드와 연산결과를 저장하는 메모리 소자 그리고 명령어 선택을 위한 부가회로로 구성되며, 비트 단위 직렬 방식으로 동작하는 것이다. 본 논문에서는 또한 설계한 ALU 회로의 정확성을 검증할 수 있는 시뮬레이터를 구현하고, 일련의 기본 명령어들을 순차적으로 실행하면서 메모리와 누산기에 저장된 값의 단계적 변화를 확인하는 시뮬레이션을 통하여 설계한 ALU가 정확함을 보인다.

• Progress in Superconductivity
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• 제7권2호
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• pp.109-113
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• 2006

The Arithmetic Logic Unit (ALU) is a core element of a computer processor that performs arithmetic and logic operations on the operands in computer instruction words. We have developed and tested an RSFQ multi-bit ALU constructed with half adder unit cells. To reduce the complexity of the ALU, We used half adder unit cells. The unit cells were constructed of one half adder and three de switches. The timing problem in the complex circuits has been a very important issue. We have calculated the delay time of all components in the circuit by using Josephson circuit simulation tools of XIC, $WRspice^{TM}$, and Julia. To make the circuit work faster, we used a forward clocking scheme. This required a careful design of timing between clock and data pulses in ALU. The designed ALU had limited operation functions of OR, AND, XOR, and ADD. It had a pipeline structure. The fabricated 1-bit, 2-bit, and 4-bit ALU circuits were tested at a few kilo-hertz clock frequency as well as a few tens giga-hertz clock frequency, respectively. For high-speed tests, we used an eye-diagram technique. Our 4-bit ALU operated correctly at up to 5 GHz clock frequency.

• 한국정보통신학회논문지
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• 제20권1호
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• pp.123-130
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• 2016

본 논문에서는 멀티미디어용 알고리즘을 고속으로 처리하기 위한 고성능 연산 회로를 설계하였다. 3단 파이프라인 구조로 동작하는 연산회로는 4개의 16-비트${\times}$16-비트 곱셈기의 효율적인 구성, 캐리 보존 형식 데이터에 대한 새로운 부호 확장 기법과 다수 개의 부분 곱셈 결과의 통합과정에 부호 확장을 제거하는 교정 상수 기법을 사용하여 복소수 데이터와 가변 길이 고정 소수점 데이터에 대한 38개의 연산을 처리할 수 있다. 설계한 프로세서는 45nm CMOS 공정에서 최대 동작 속도는 300 MHz이며 약 37,000 게이트로 구성되며 300 MCOPS의 연산 성능을 갖는다. 연산 프로세서는 높은 연산 속도와 응용 분야에 특화된 다양한 연산 지원으로 멀티미디어 프로세서에 효율적으로 응용 가능하다.

• ETRI Journal
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• 제42권4호
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• pp.596-607
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• 2020

Scaling is an important operation because of the iterative nature of arithmetic processes in digital signal processors (DSPs). In residue number system (RNS)-based DSPs, scaling represents a performance bottleneck based on the complexity of intermodulo operations. To design an efficient RNS scaler for special moduli sets, a body of literature has been dedicated to the study of the well-known moduli sets {2ⁿ - 1, 2ⁿ, 2ⁿ + 1} and {2ⁿ, 2ⁿ - 1, 2ⁿ⁺¹ - 1}, and their extension in vertical or horizontal forms. In this study, we propose an efficient programmable RNS scaler for the arithmetic-friendly moduli set {2^n+p, 2ⁿ - 1, 2ⁿ⁺¹ - 1}. The proposed algorithm yields high speed and energy-efficient realization of an RNS programmable scaler based on the effective exploitation of the mixed-radix representation, parallelism, and a hardware sharing technique. Experimental results obtained for a 130 nm CMOS ASIC technology demonstrate the superiority of the proposed programmable scaler compared to the only available and highly effective hybrid programmable scaler for an identical moduli set. The proposed scaler provides 43.28% less power consumption, 33.27% faster execution, and 28.55% more area saving on average compared to the hybrid programmable scaler.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2008년도 추계종합학술대회 B
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• pp.243-246
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• 2008

본 논문에서는 ASR(Arithmetic Shift Register)을 이용한 블록암호 운영모드를 제안한다. ASR이란 $GF(2^n)$상에서 0이 아닌 초기 값 $A_0$에 0 또는 1이 아닌 임의의 수 D를 곱하는 수열로서 산술시프트 레지스트라 부른다. 본 논문에서 제안하는 모드는 d를 곱해가며 출력을 변경하는 ASR 모드와, ASR 모드의 방식을 그대로 따르면서 d값을 변경시켜 안정성을 강화한 Floating ASR 모드이다. ASR의 출력을 카운터로 사용하게 되면 CTR 모드보다 안정성이 높고 속도가 빠른 이점이 있다. 또한, CTR 모드에서 불편한 Random Access가 가능한 장점을 가지고 있으므로, Random Access가 필요한 부분에 넓게 사용될 수 있다.

• 전자공학회논문지
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• 제53권2호
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• pp.70-75
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• 2016

본 논문에서는 다항식에 기초하여 유한체상의 P=2인 경우의 효율적인 곱셈기를 구성하는 방법을 제안하였다. 제안한 곱셈기 회로는 다항식의 연산부와 mod F(${\alpha}$) 연산부, 모듈러 연산부로 구성된다. 또한, 이들 각 연산부는 모듈 구조를 가지므로 m의 확장에 따른 회로 구성이 용이하며 회로 구성에 사용한 소자는 AND 게이트와 XOR 게이트만으로 구성하여 정규성, 확장성이 용이하며 이를 기반으로 VLSI화에 적합하다. 제안한 곱셈기는 기존의 곱셈기에 비해 좀 더 콤펙트, 규칙적, 정규성과 확장성이 용이하며 최근의 IoT 환경에서의 여러 분야에 적용 및 응용이 가능할 것이다.

• 공학논문집
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• 제2권1호
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• pp.31-37
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• 1997

본 논문에서의 ALU는 덧셈, 뺄셈, 1증가, 1 감소, 2의 보수 등의 산술 연산을 수행하는 산술 연산 회로, 논리합, 논리곱, 배타논리합, 부정과 같은 논리 연산을 수행하는 논리 연산 회로, 쉬프트 연산 및 산술 혹은 논리 연산 회로의 연산 결과를 데이터 버스로 전송하는 기능을 담당하는 쉬프터로 구성되며, 이러한 기본적인 ALU 기능과 관련된 명령어는 Z80 명령어에서 추출하여 ALU의 내부 회로를 설계하였고, 이 설계된 회로를 그래픽 화면으로 구성하여 데이터의 연산이 ALU 내부에서 어떤 과정과 경로를 거쳐 수행되는 가를 비트 및 논리 게이트 단위까지 처리하여 ALU 구조와 단계별 연산 과정을 그래픽 형태로 학습하는 교육 시스템이다.

• 한국컴퓨터정보학회논문지
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• 제13권2호
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• pp.193-201
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• 2008

P2P(Peer-to-Peer) 시스템에서의 네트워크 코딩 기법의 사용은 파일전송시간을 단축할 수 있는 등 여러 장점들이 존재한다. 네트워크 코딩 방식과 기존의 통신 방식과의 가장 큰 차이점은, 발신지와 목적지 노드에서만 수행하던 데이터의 부호화와 복호화가 네트워크 코딩 방식의 경우 중간경유 노드들에서도 수행된다는 것이다. 그러나 네트워크 코딩 기법은 소프트웨어적으로 어떻게 구현하느냐에 따라 그 장점이 상쇄될 수 있는 많은 요소들은 존재한다. 먼저, 네트워크 코딩에서의 연산은 유한필드에서 정의되기 때문에 연산을 구현할 때 일반 연산명령을 이용할 수 없고 유한필드 연산 알고리즘을 필요로 하고 알고리즘의 선택이 시스템 전제적인 성능에 큰 영향을 준다. 또한, 필드의 크기 등 시스템의 성능에 큰 영향을 미치는 다른 요소들이 존재한다. 본 논문에서는 위와 같은 요소들이 네트워크 코딩의 성능에 미치는 영향을 살펴본다. 보다 구체적으로는 실험을 통해 이러한 요소들이 각각 2-5배정도의 성능 차이를 줄 수 있다는 사실을 보여주고 따라서 이러한 성능 분석을 토대로 네트워크 코딩을 이용한 시스템의 설계 시에는 가능한 한 큰 필드 크기를 선택하는 등 각 요소별로 시스템 성능의 최대화를 이룰 수 있는 선택을 할 것을 제안한다.

• Journal of information and communication convergence engineering
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• 제12권3호
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• pp.145-153
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• 2014

The improvements of embedded processors make future technologies including wireless sensor network and internet of things feasible. These applications firstly gather information from target field through wireless network. However, this networking process is highly vulnerable to malicious attacks including eavesdropping and forgery. In order to ensure secure and robust networking, information should be kept in secret with cryptography. Well known approach is public key cryptography and this algorithm consists of finite field arithmetic. There are many works considering high speed finite field arithmetic. One of the famous approach is Montgomery multiplication. In this study, we investigated Montgomery multiplication for public key cryptography on embedded microprocessors. This paper includes helpful information on Montgomery multiplication implementation methods and techniques for various target devices including 8-bit and 16-bit microprocessors. Further, we expect that the results reported in this paper will become part of a reference book for advanced Montgomery multiplication methods for future researchers.