• Industrial Engineering and Management Systems
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• 제2권1호
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• pp.63-70
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• 2003

In this study, we employed an arithmetic process (AP) approach to resolve gearbox maintenance problems. The approach is realistic and direct in modelling the characteristics of a deteriorating system such as a gearbox since a decreasing AP can model a gearbox's successive operating times and an increasing AP can model the corresponding consecutive repair times. First of all, two test statistics were used to check whether the process is arithmetic or not. Next, model parameters of the AP were estimated using the simple linear regression method. Finally, the optimal replacement policy based on minimising the long-run average cost per day was determined for each type of gearbox.

• 한국수학교육학회지시리즈C:초등수학교육
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• 제10권2호
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• pp.141-149
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• 2007

It is undeniably important to bring up a solution capability of arithmetic word problems in the elementary mathematical education. The goal of this study is to acquire the implication for remedial instruction on arithmetic word problems solving through surveying elementary school students' difficulties in the solving of arithmetic word problems. In order to do it, this study was intended to analyze the following two aspects. First, it was analyzed that they generally felt more difficulties in which field among addition, subtraction, multiplication and division word problems. Second, with the result of the first analysis, it was examined that they solved it by imagining as which sphere of the other word problems. Also, the cause of their error on the word problem solving was analyzed by the interview. From the foregoing analyses, the following implications for remedial instruction on arithmetic word problems solving are acquired. First, the accumulation of learning deficiency must be diminished through the remedial instruction. Second, it must help students to understand the given problem and to make of what the goal of problem is. Third, it must help students to form a good habit for reading the problem and to understand the context of problem. forth, the teacher must help students to review and reflect their problem-solving processes.

• Industrial Engineering and Management Systems
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• 제1권1호
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• pp.87-92
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• 2002

A stochastic process {$A_n$, n = 1, 2, ...} is an arithmetic process (AP) if there exists some real number, d, so that {$A_n$ + (n-1)d, n =1, 2, ...} is a renewal process (RP). AP is a stochastically monotonic process and can be used for modeling a point process, i.e. point events occurring in a haphazard way in time (or space), especially with a trend. For example, the vents may be failures arising from a deteriorating machine; and such a series of failures id distributed haphazardly along a time continuum. In this paper, we discuss estimation procedures for an AP, similar to those for a geometric process (GP) proposed by Lam (1992). Two statistics are suggested for testing whether a given process is an AP. If this is so, we can estimate the parameters d, ${\mu}_{A1}$ and ${\sigma}^{2}_{A1}$ of the AP based on the techniques of simple linear regression, where ${\mu}_{A1}$ and ${\sigma}^2_{A1}$ are the mean and variance of the first random variable $A_1$ respectively. In this paper, the procedures are, for the most part, discussed in reliability terminology. Of course, the methods are valid in any area of application, in which case they should be interpreted accordingly.

• 한국초등수학교육학회지
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• 제21권1호
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• pp.1-22
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• 2017

연산법칙은 산술 학습을 위해 계산 원리 파악 및 효과적인 계산 전략 개발에 필수적인 것으로 간주되며, 초등학교에서 초기 대수 지도에 대한 긍정적 견해와 더불어 연산에 대한 직관적 관념 및 구조적 이해를 위해 연산법칙 자체에 대한 탐구가 요구된다. 따라서 연산법칙에 대한 이해가 부족할 경우, 연산법칙을 가정한 후속 학습시 학습 곤란과 오개념 형성을 유발할 우려가 있다. 이에 본 연구는 초등학교 수학 교과서에서 연산법칙이 다루어지는 특성을 분석함으로써 연산법칙의 바람직한 지도 방안을 탐색하는 것을 목적으로 한다. 이를 위해 우리나라 교육과정기에 따른 교과서 분석을 통해 어떤 연산법칙이 어느 시기에 어떤 방법으로 지도되어 왔는지를 비교하고 연산법칙을 가정하는 내용 전개 사례를 추출하였다. 그 결과에 대한 논의에 기초하여 초등학교 수학에서 연산법칙의 지도 필요성과 가능성을 확인하고 지도 방안에 대한 시사점을 도출하였다.

• 대한수학교육학회지:수학교육학연구
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• 제17권4호
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• pp.453-475
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• 2007

오늘날 문자의 도입과 함께 시작되는 학교대수는 초등수학에서 중등수학으로의 이행에서 가장 큰 장애요인이 되고 있다. 이는 산술과 차별화된 대수의 본질에 기인하는 것으로, 문자와 식, 방정식에서의 구문론적 측면을 강조하는 것만으로 해결 될 수 없다. 이에 최근 학교대수와 관련된 연구에서는 대수적 사고에 대한 논의가 집중적으로 다루어지고 있다. 본 연구는 대수적 사고 요소를 분석하여 산술에서 대수로의 이행과 초기 대수지도과정을 개선하기 위한 방안을 탐색해본 것이다. 먼저 역사-발생적, 인식론적, 기호-언어학적 관점으로부터 학교대수에서 요구되는 대수적 사고를 분석하고, 이로부터 형식 불역의 원리를 비롯하여 변수 개념과 양적인 추론, 대수적인 해석-식 세우기, 변환추론-식의 변형, 연산감각-식의 조작 등을 핵심적인 대수적 사고 요소로 확인한다. 그리고 초등학교와 중학교 수학 교과서를 분석하고 학생들을 대상으로 한 대수적 사고 능력 검사와 면담을 실시하고, 이를 토대로 학교수학에 포함된 대수적 사고 요소를 살펴본다. 또한 초등학교 수학에서부터 대수적 사고 요소를 강조함으로써 대수 입문기에 해당하는 중학교 이후의 대수 학습에 대한 준비와 더불어 대수적 사고 요소에 초점을 맞춘 산술에서 대수로의 이행을 이끌어내기 위한 지도 방안을 탐색해본다.

• 한국정보통신학회논문지
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• 제21권4호
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• pp.774-780
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• 2017

본 논문은 HEVC의 엔트로피 코딩방법인 CABAC 부호화기를 위한 효율적인 이진 산술 부호화기 하드웨어 구조를 제안한다. CABAC은 HEVC 표준에서 사용되는 엔트로피 코딩 방법으로 통계적 중복성을 제거하여 영상의 높은 압축률을 지원한다. 하지만 이진 산술 부호화(Binary Arithmetic Encode)는 데이터 간의 의존 관계가 높아 병렬처리가 어렵고 실시간 처리의 지연이 발생 된다. 제안하는 이진 산술 부호화기는 입력으로 들어오는 빈을 고속으로 처리하기 위하여 재정규화 과정을 분리 시켜 동작하도록 설계한다. 기존의 반복적인 알고리즘을 병렬적으로 처리함으로써 최대지연시간(Critical Path)을 최적으로 줄일 수 있는 4단계의 파이프라인 구조로 설계하였다. 또한, 멀티-빈 구조를 적용하여 클록 사이클 당 3개의 빈을 처리한다. 제안하는 CABAC의 이진 산술 부호화기는 Verilog-HDL로 설계하였으며 65nm 공정으로 합성하였다. 합성 결과 게이트수는 8.07K 이며 최대 동작주파수는 769MHz로 최대 빈 처리량은 2307Mbin/s이다. 제안하는 하드웨어 구조는 기존의 이진 산술 부호화기와 비교하여 최대 빈 처리량이 26% 만큼 증가 하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -1
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• pp.94-97
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• 2002

A VLSI architecture of an Ogg Vorbis decoder is proposed : which is dedicated to portable audio appliances. Referring to the computational cost analysis of the decoding processes, the LSP (Line Spectrum Pair) process, which takes more than 50% of the total processing time, can be regarded as a bottleneck to achieve realtime processing by embedded Processors. Thus in our decoder a specific hardware architecture is devised for the LSP process so as to be integrated into a single chip together with an ARM7TDMI processor. In addition, in order to reduce the total hardware cost, instead of the floating point arithmetic, the fixed point arithmetic is adopted. The LSP module has been implemented with 9,740 gates by using a Virtual Silicon 0.l5$\mu\textrm{m}$ CMOS technology, which operates at 58.8MHz with the total CPU load reduced by 57%. It is also verified that the use of the fixed point arithmetic does not incur any significant sound distortion.

• 산업경영시스템학회지
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• 제23권56호
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• pp.55-64
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• 2000

There is more than a single quality characteristic and they are often of varying or mixed target types. The purpose of this paper is to develop general strategies for solving the multiple response robust design problem. The desirability function provides an important tool to solve problems that have different types of target since the desirability values all the range between zero and one. Several combinations of arithmetic averages, geometric averages, and standard deviations are used in the various strategies to find the best design point.

• 한국컴퓨터정보학회논문지
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• 제17권12호
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• pp.49-60
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• 2012

본 논문은 보정 이미지에서 최 근접 좌표를 이용한 방사 왜곡 보정 하드웨어 구조를 제안한다. 기존 보간법과는 달리 보정 이미지에서 최근접한 좌표의 거리를 이용하기 때문에 이미지 전체 영역의 화질 향상과 함께 외각영역에서 발생하는 계단 현상을 해결할 수 있다. 그러나 양 선형 보간법을 적용한 기존 구조에서 추가되는 연산으로 인해 하드웨어 크기가 증가한다. 이를 해결하기 위해 룩 업 테이블 구조를 제안하고, 코르딕 알고리즘을 적용한다. Design compiler를 이용하여 합성한 결과 보간법의 모든 과정을 하드웨어로 구현한 구조는 기존 구조에 비해 처리량이 높고, 차량용 후방 카메라의 경우 룩 업 테이블과 하드웨어를 함께 사용한 구조는 모든 과정을 하드웨어로 구현한 구조보다 하드웨어 크기를 10% 줄일 수 있다.

• ETRI Journal
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• 제42권4호
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• pp.596-607
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• 2020

Scaling is an important operation because of the iterative nature of arithmetic processes in digital signal processors (DSPs). In residue number system (RNS)-based DSPs, scaling represents a performance bottleneck based on the complexity of intermodulo operations. To design an efficient RNS scaler for special moduli sets, a body of literature has been dedicated to the study of the well-known moduli sets {2ⁿ - 1, 2ⁿ, 2ⁿ + 1} and {2ⁿ, 2ⁿ - 1, 2ⁿ⁺¹ - 1}, and their extension in vertical or horizontal forms. In this study, we propose an efficient programmable RNS scaler for the arithmetic-friendly moduli set {2^n+p, 2ⁿ - 1, 2ⁿ⁺¹ - 1}. The proposed algorithm yields high speed and energy-efficient realization of an RNS programmable scaler based on the effective exploitation of the mixed-radix representation, parallelism, and a hardware sharing technique. Experimental results obtained for a 130 nm CMOS ASIC technology demonstrate the superiority of the proposed programmable scaler compared to the only available and highly effective hybrid programmable scaler for an identical moduli set. The proposed scaler provides 43.28% less power consumption, 33.27% faster execution, and 28.55% more area saving on average compared to the hybrid programmable scaler.