• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2009년도 추계학술대회 논문집
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• pp.242-242
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• 2009

Fabrication of Anodic aluminum oxide under DC vias condition has been studied. When bias and time of anodic aluminum oxide process change, the hole distance and diameter size change. Comparison of fabricated AAO between AC vias and DC vias condition has been studied in this experiment. The first and second anodization of one aluminum is done by using DC and AC power supplier. And first and second anodization of another aluminum is done by DC power supplier. The size of the aluminum is $1cm{\times}3cm$, and second anodic aluminum oxide process takes about 45min. It is found that the hexagonal shape appears on the surface of the AAO. AC power source can fabricate aao which have a nano hole array. We can see that the hole on the surface of the AC vias has a better rounded hole than DC vias AAO. we need more data so we can get characteristic about AC power generated AAO.

• 한국전기전자재료학회논문지
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• 제14권5호
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• pp.351-355
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• 2001

Via for achieving reliable fabrication of MCM(Multichip Module) substrate was formed on photosensitive BCB layer. The MCM substrate consists of photosensitive BCB(Benzocyclobutene) interlayer dielectric and copper conductors. In order to form the vias in the photosensitive BCB layer, the process of forming the BCB layer and its via forming plasma etch using C$_2$F$\_$6//O$_2$ gas were evaluated. The thickness of the BCB layer after hard bake was shrunk down to 40% of the original. The resolution of vias formed on the BCB was 15㎛ and the slope after develop was 85 degree. AES analysis was done on two vias, one is etched in C$_2$F$\_$6/O$_2$ gas and the other isnot etched. On the via etched in C$_2$F$\_$6//O$_2$, native C was detected and the amount of native C was reduced after Ar sputter. On the via not etched in C$_2$F$\_$6//O$_2$, organic C was detected. As a result of AES, BCB residue was not removed by Ar sputter, so plasma etch is necessary for achieving reliable vias.

• 한국전자파학회논문지
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• 제17권6호
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• pp.529-537
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• 2006

소형 고주파 회로 설계에서 PCB 레이아웃의 집적도가 증가하면서 다층 기판이 많이 사용되고 있다. 본 논문에서는 다층 기판의 한 예인 4층 기판에서 비아(via)로 연결된 결합 선로의 누화를 회로 접근법을 사용하여 이론적으로 계산하는 방법에 대해 연구해 보았다. 4층 기판에서 비아로 연결된 결합 선로를 세 구간, 즉, 접지면을 그라운드로 사용하는 마이크로스트립 결합 선로와 비아 상단 구간, 비아 중간단 구간, 그리고 비아 하단과 전력면을 그라운드로 사용하는 마이크로스트립 결합 선로 구간으로 나누고 각 구간을 ABCD 행렬로 나타내었다. 이 세 구간을 직렬 연결하여 4층 기판에서 비아로 연결된 결합 선로의 누화를 근사적으로 계산하였다. 계산된 결과와 HFSS 시뮬레이션 결과를 비교함으로써 4층 기판에서 비아로 연결된 몇 가지 형태의 결합 선로에서의 누화를 근사적으로 계산하는 방법의 타당성을 보였다.

• 마이크로전자및패키징학회지
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• 제14권4호
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• pp.63-69
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• 2007

Cu 비아를 이용한 MEMS 센서의 스택 패키지용 interconnection 공정을 연구하였다. Ag 페이스트 막을 유리기판에 형성하고 관통 비아 홀이 형성된 Si 기판을 접착시켜 Ag 페이스트 막을 Cu 비아 형성용 전기도금 씨앗층으로 사용하였다. Ag 전기도금 씨앗층에 직류전류 모드로 $20mA/cm^2$와 $30mA/cm^2$의 전류밀도를 인가하여 Cu 비아 filling을 함으로써 직경 $200{\mu}m$, 깊이 $350{\mu}m$인 도금결함이 없는 Cu 비아를 형성하는 것이 가능하였다. Cu 비아가 형성된 Si 기판에 Ti/Cu/Ti metallization 및 배선라인 형성공정, Au 패드 도금공정, Sn 솔더범프 전기도금 및 리플로우 공정을 순차적으로 진행함으로써 Cu 비아를 이용한 MEMS 센서의 스택 패키지용 interconnection 공정을 이룰 수 있었다.

• 한국전자파학회논문지
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• 제17권2호
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• pp.213-220
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• 2006

본 논문은 결합제거용 커패시터가 금속선을 포함한 타 집중 소자들과 함께 장하될 경우 PCB power-bus에 미치는 영향을 살펴본다. 향상된 PCB EMC 대책을 준비하는 일환으로 장하된 PCB power-bus 다양한 경우에 대해 전자장과 임피던스가 엄밀하게 계산되고 결과 분석이 이뤄진다.

• 한국전자파학회:학술대회논문집
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• 한국전자파학회 2005년도 종합학술발표회 논문집 Vol.15 No.1
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• pp.429-432
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• 2005

This paper investigates how the PCB power-bus structure's characteristics are influenced by the loading of decoupling capacitors that are placed close to vias, on purpose or not. It is worthwhile to see the correlated effects of the aforementioned lumped elements in that when they inevitably share one DC power-bus they will result in positive or negative changes in the PCB EMC design. The EM fields and impedance profiles are rigously calculated on the PCB power-bus cases loaded with the above components and their effects will be given to bring better PCB EMC countermeasures.

• 마이크로전자및패키징학회지
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• 제21권2호
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• pp.53-57
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• 2014

Thin glass (< 100 microns) is a promising material from which advanced interposers for high density electrical interconnects for 2.5D chip packaging can be produced. But thin glass is extremely brittle, so mechanical micromachining to create through glass vias (TGVs) is particularly challenging. In this article we show how laser processing using deep UV excimer lasers at a wavelength of 193 nm provides a viable solution capable of drilling dense patterns of TGVs with high hole counts. Based on mask illumination, this method supports parallel drilling of up over 1,000 through vias in 30 to $100{\mu}m$ thin glass sheets. (We also briefly discuss that ultrafast lasers are an excellent alternative for laser drilling of TGVs at lower pattern densities.) We present data showing that this process can deliver the requisite hole quality and can readily achieve future-proof TGV diameters as small $10{\mu}m$ together with a corresponding reduction in pitch size.

• JSTS:Journal of Semiconductor Technology and Science
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• 제11권1호
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• pp.15-22
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• 2011

Interconnect lines with inter-layer vias are experimentally characterized by using high-frequency S-parameter measurements. Test patterns are designed and fabricated using a package process. Then they are measured using Vector Network Analyzer (VNA) up to 25 GHz. Modeling a via as a circuit, its model parameters are determined. It is shown that the circuit model has excellent agreement with the measured S-parameters. The signal integrity of the lines with inter-layer vias is evaluated by using the developed circuit model. Thereby, it is shown that via may have a substantially deteriorative effect on the signal integrity of high-speed integrated circuits.

• 마이크로전자및패키징학회지
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• 제16권4호
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• pp.49-53
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• 2009

MEMS 패키징용 hollow Cu 비아의 형성거동을 분석하기 위해, 펄스-역펄스 전류밀도 및 도금시간에 따른 hollow Cu 비아의 미세구조를 관찰하고 평균 두께 및 두께 편차를 측정하였다. 펄스-역펄스 전류밀도를 $-5\;mA/cm^2$와 $15\;mA/cm^2$로 유지하며 3시간 도금시 hollow Cu 비아의 평균 도금두께는 $5\;{\mu}m$이었으며 표준편차는 $0.63\;{\mu}m$이었다. 도금시간을 6시간으로 증가시 평균 도금두께는 $10\;{\mu}m$, 표준편차는 $1\;{\mu}m$로 균일한 두께의 hollow Cu 비아를 형성하는 것이 가능하였다. 펄스-역펄스 전류밀도를 $-10\;mA/cm^2$와 $30\;mA/cm^2$ 이상으로 증가시킨 경우에는 도금시간 증가에 따라 도금두께보다 도금두께의 표준편차가 더 크게 증가하여 균일한 hollow Cu 비아의 형성이 어려웠다.

• 대한수의사회지
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• 제30권5호
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• pp.299-302
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• 1994