• 대한전자공학회논문지SD
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• 제40권10호
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• pp.63-67
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• 2003

본 논문에서는 MRAM에서 사용될 수 있는 새로운 Bit Line Sense Amplifier(BLSA)를 제안하였다. 기존의 BLSA는 기본적으로 Latch형 회로를 사용하여 Memory Cell로부터의 신호를 증폭한다. 제안된 BLSA는 Cross-coupled PMOS 트랜지스터를 사용하여 회로를 단순화하였으며. 기존 BLSA의 약 85%정도의 작은 면적을 차지하면서도 시뮬레이션상에서는 같은 동작 속도를 보이고 있다.

• Journal of Electrical Engineering and information Science
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• 제3권3호
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• pp.300-305
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• 1998

This paper describes new sense amplifier with fast sensing delay time of 0.54ns and 32kb CMOS embedded SRAM with 4.67 ns access time for a 3-V power supply. It was achieved using the sense amplifier with multiple point sensing scheme and highs peed bit-line scheme. The sense amplifier saves 25% of the power dissipation compared with the conventional one while maintaining a very short sensing delay. The SRAM uses 0.5m double-polysilicon and triple-metal CMOS process technology. A die size is 1.78${\times}$mm2.13mm.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -3
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• pp.1555-1557
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• 2002

We have investigated the precharge type sense amplifier, it is suitable fur voltage sensing in a NOR type single transistor ferroelectric field effect transistor (1T FeFET) memory read operation. The proposed precharge type sense amplifier senses the bit line voltage of 1T FeFET memory. Therefore, the reference celt is not necessary compared to current sensing in 1T FeFET memory, The high noise margin is wider than the low noise margin in the first inverter because requires tile output of precharge type sense amplifier high sensitivity to transition of input signal. The precharge type sense amplifier has very simple structure and can sense the bit line signal of the 1T FeFET memory cell at low voltage.

• 대한전자공학회논문지SD
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• 제37권6호
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• pp.1-8
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• 2000

본 논문에서는 플래시 메모리의 비트라인 공유에 따른 간섭현상을 최소화한 센스 엠프를 제시하였다. 외부소자에서 내부 플래시 메모리를 읽고자 하였을 때 발생할 수 있는 간섭현상은 공유된 비트라인으로 인하여 출력에서 에러가 발생할 수 있다. 주된 원인으로는 칩의 소형화에 따른 얇은 부유 게이트 옥사이드층의 사용에 따른 전하의 이동에 따라 발생한다. 본 논문에서는 전하의 이동을 최소화 하기 위해서는 공유된 비트라인에 인가되는 전압을 낮추었으며, 낮은 비트라인 전압으로도 플래시 셀의 데이터의 값을 판정할 수 있는 센스 앰프를 설계, 구현, 검증하였다.

• 전기전자학회논문지
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• 제17권3호
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• pp.260-266
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• 2013

DRAM 에서 folded bit line 대비 open bit line은 데이터 read나 write 동작시 노이즈(noise)에 취약하다. 6F2(F: Feature Size) 구조의 open bit line에서 DRAM 집적도 증가에 따라 코어(core) 회로부 동작 조건은 노이즈로부터 더욱 악화된다. 본 논문에서는 비트라인(bit line) 간 데이터 패턴의 상호 간섭 영향을 분석하여, 기존의 연구에서는 다루지 않았던 open bit line 방식에서 데이터 패턴 상호 간섭의 취약성을 실험적 방법으로 확인하였으며, 68nm Tech. 1Gb DDR2에서 Advan Test장비를 사용하여 실험하였다. 또한 open bit line 설계 방식에서 노이즈 영향이 DRAM 동작 파라미터(parameter) 특성 열화로 나타나는데, 이를 개선 할 수 있는 방법을 센스앰프 전원분리 실험으로 고찰하였다. 센스앰프 전원분리시 0.2ns(1.3%)~1.9ns(12.7%) 이상 개선될 수 있음을 68nm Tech. 1Gb DDR2 modeling으로 시뮬레이션 하였다.

• BMB Reports
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• 제32권3호
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• pp.266-272
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• 1999

The insulin-like growth factor (IGF) system consisting of IGF-I, IGF-II, IGF-receptors, and IGF-binding proteins (IGFBP) regulates the proliferation of a variety of cancer cell types. To examine whether a decrease in endogenous IGFBP-3 stimulates proliferation or inhibits differentiation, Caco-2 cells, a human colon adenocarcinoma cell line, were stably transfected with an anti-sense IGFBP-3 expression construct or pcDNA3 vector as control. Accumulation of IGFBP-3 mRNA and secretion of IGFBP-3 into serum-free conditioned medium, 9 days after plating, were significantly lower in Caco-2 cell clones transfected with anti-sense IGFBP-3 cDNA compared to the controls. The anti-sense clones grew at a similar rate to the controls for 8 days after plating, but achieved a higher final density between days 10 and 12. The levels of sucrase-isomaltase mRNA, a marker of enterocyte differentiation of Caco-2 cells, were lower in the anti-sense clones examined on day 9. In conclusion, proliferation of Caco-2 cells can be stimulated by lowering endogenously-produced IGFBP-3.

• 복식문화연구
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• 제19권3호
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• pp.650-660
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• 2011

Purpose of this study is to explore: 1) the difference in color sensibility evaluation, color attractiveness, and attitude toward the product, 2) the difference in the effect of color sensibility evaluation on color attractiveness, and 3) the difference in the effect of color sensibility evaluation on attitude toward the product between the identical clothing product presented in on-line and off-line settings. Experimental method was applied with 230 male and female university students using stimuli of an on-line site as well as an off-line window display presenting the same white t-shirts. Color sensibility factors of white t-shirt were hedonic, stimulating, active, and spatial senses. These color sensibility factors of the clothing product affected product color attractiveness as well as attitude toward the product. Although there were not differences in color sensibility evaluation, product attractiveness, and attitude toward the product between items presented in on-line and off-line settings, difference was found in the effect of color sensibility on the color attractiveness and attitude toward the product. The effect of color sensibility on color attractiveness and attitude toward the product was stronger in on-line than in off-line setting. Hedonic sense was the most important factor influencing attractiveness of product color and attitude toward the product. In addition, spatial sense affected attractiveness of product color in on-line setting; and stimulating sense impacted attitude toward the product in off-line setting. Based on the results implications were generated.

• 전기전자학회논문지
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• 제20권2호
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• pp.167-170
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• 2016

정적 램의 비트라인을 정밀하게 추적하는 감지증폭기의 enable 신호를 만들기 위해 replica bit-line 기술 (RBL)이 사용된다. 하지만, 공정으로 인한 문턱전압의 변화는 replica bit-line 회로에 흐르는 전류를 변화시키고 이는 감지증폭기의 enable 신호 생성 시간 ($T_{SAE}$)을 변화시키며, 결과적으로는 읽기 동작을 불안정하게 한다. 본 논문에서는 conventional replica bit-line delay ($RBL_{conv}$)구조 및 $T_{SAE}$ 변화를 감소시킬 수 있는 개선 구조인 dual replica bit-line delay (DRBD)구조와 multi-stage dual replica bit-line delay(MDRBD)구조를 소개하고, 14nm FinFET 공정, 동작전압 0.6V에서 각 기술들에 대한 읽기 성공률이 $6{\sigma}$를 만족하는 최대 on-cell 개수를 simulation을 통해 찾고 이때 각 구조에 대한 performance와 에너지를 비교했다. 그 결과, $RBL_{conv}$ 대비 DRBD와 MDRBD의 performance는 각각 24.4%와 48.3% 저하되고 에너지 소모는 각각 8%와 32.4% 감소된 것을 관찰하였다.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 1989년도 한국자동제어학술회의논문집; Seoul, Korea; 27-28 Oct. 1989
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• pp.877-880
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• 1989

Described is a DC voltage regulator of new type where an optical fiber is used as a sense line to transmit the PFM signal, which represents the load voltage and its change, from the load to the controller so as to make the equivalent sense-line length short. The prototype version provides a load voltage change rate of 2.3% over the current range of 0A to 5A at 15V DC, with an output impedance of 0.06ohm.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 하계종합학술대회논문집
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• pp.538-541
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• 1998

This paper describes the development of 5.15ns 32kb asynchronous CMOS SRAM using 0.6.mu.m CMOS technology. The proposed high speed embedded SRAM is realized with optimized control circuit and sense amplifier at a power supply of 3V. Using proposed control circuit, the delay time from address input to wordline 'on' is reduced by 33% and mismatch-insensitive sense amplifier can sense a small difference of bit-line voltage fast and stably.