Design of a Sense Amplifier Minimizing bit Line Disturbance for a Flash Memory

비트라인 간섭을 최소화한 플래시 메모리용 센스 앰프 설계

  • Published : 2000.06.01

Abstract

In this paper, design of sense amplifier for a flash memory minimizing bit line disturbance due to common bit line is presented. There is a disturbance problem at output modes by using common bit line, when the external devices access an internal flash memory. This phenomenon is resulted form hot carrier between floating gates and bit lines by thin oxide thickness. To minimize bit line disturbance, lower it line voltage is required and need sense amplifier to detect data existence in lower bit line voltage. Proposed circuits is operated at lower bit line voltage and we fabricated a embedded flash memory MCU using 0.6u technology.

본 논문에서는 플래시 메모리의 비트라인 공유에 따른 간섭현상을 최소화한 센스 엠프를 제시하였다. 외부소자에서 내부 플래시 메모리를 읽고자 하였을 때 발생할 수 있는 간섭현상은 공유된 비트라인으로 인하여 출력에서 에러가 발생할 수 있다. 주된 원인으로는 칩의 소형화에 따른 얇은 부유 게이트 옥사이드층의 사용에 따른 전하의 이동에 따라 발생한다. 본 논문에서는 전하의 이동을 최소화 하기 위해서는 공유된 비트라인에 인가되는 전압을 낮추었으며, 낮은 비트라인 전압으로도 플래시 셀의 데이터의 값을 판정할 수 있는 센스 앰프를 설계, 구현, 검증하였다.

Keywords

References

  1. F. Kazerounian, et al., A 5 volt high density poly-poly erase flash EEPROM cell, IEDM Tech Dig., pp. 436-439, Dec .1998 https://doi.org/10.1109/IEDM.1988.32849
  2. D. A Baglee and M. C. Samayling, The effect of wirte/erase cycling on data loss in EEPROMs, IEEE Tech Dig. of IEDM, pp. 624-626, 1985
  3. R. Gastaldi, et al., A 1-Mbit CMOS EPROM with enhanced verification, IEEE J. Solid State Circuits, vol. 23, no. 5, pp. 150-115 Oct. 1988 https://doi.org/10.1109/4.5937
  4. Y. Miyawaki, et al., A new erasing and row decoding scheme for low supply voltage operation 16Mb/64Mb flash EE-PROMs, Symp. on VLSI Circuits, Digest of Technical Papers, pp. 85-86, May, 1991
  5. K. Yoshikawa, et al., 0.6${\mu}m$ EPROM cell design based on a new scaling scenario, IEDM. Tech. Dig, pp. 587-590, 1989
  6. G. Verma and N. Mielke, Reliability performance of ETOX based flash mem-ories, IEEE Reliability Physics Symp. pp. 158-166, 1998
  7. S. Aritome, et al., A reliable bipolarity write/erase technology in flash EEPROMs, IEEE Tech. Dig. of IEDM , pp. 111-114,1990
  8. S. Haddad, C. Chang, B. Swaminathan and J. Lien, Degradations due to hole trapping flash memory cells, IEEE EDL., vol. 10, no.3, pp. 117-119, 1989 https://doi.org/10.1145/1276958.1277375
  9. R. Kirisawa, et al., A NAND structured cell with a new programming technology for highly reliable 5V-only flash EEPROM, Symp. on VLSI Tech, pp. 129-130. 1994