• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 하계종합학술대회 논문집
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• pp.353-356
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• 1999

A 3.3V PLL(Phase Locked loop) is designed for a high frequency, low voltage, and low power applications. This paper proposes a new PLL architecture to improve voltage to frequency linearity of VCO(Voltage controlled oscillator) with new delay cell. The proposed VCO operates at a wide frequency range of 30MHz~1㎓ with a good linearity. The DC-DC voltage up/down converter is utilized to regulate the control voltage of the two-stage VCO. The designed PLL architecture is implemented on a 0.6${\mu}{\textrm}{m}$ n-well CMOS process. The simulation results show a locking time of 2.6$\mu$sec at 1Hz, Lock in range of 100MHz~1㎓, and a power dissipation of 112㎽.

• 반도체디스플레이기술학회지
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• 제14권2호
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• pp.35-40
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• 2015

This paper presents the sensorless position control of the Permanent Magnet Synchronous Motor (PMSM) using stator flux estimation and Phase Lock Loop (PLL). The field current and the torque current are required in order to perform the vector control of the PMSM. At this time, it is necessary for the torque to know the exact position of the magnetic flux generated by the permanent magnet, because the torque must be applied torque current in the direction orthogonal to the permanent magnet. In general the speed of the PMSM is controlled by using a magnetic position sensor. However, this paper, we estimates the stator flux by using the PLL method without the magnetic position sensor. This method is simple and easy, in addition it has the advantage of a stabile estimation of the rotor. Finally the proposed algorithm was confirmed by experimental results and showed the good performance.

• 한국전자파학회:학술대회논문집
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• 한국전자파학회 2003년도 종합학술발표회 논문집 Vol.13 No.1
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• pp.313-317
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• 2003

In this paper, ultra-wideband frequency synthesizer which operates at S-band ($2{\sim}4GHz$) is designed. Designed frequency synthesizer shows the frequency range of $2.2{\sim}4.0GHz$ and output power of $-2{\sim}3dBm$. Phase noise characteristics are measured below -92.0dBc/hz at 100kHz offset frequency in entire sweep range and lock time is measured below 3.55ms. Spurious level is below -62.33dBc at comparison frequency of 1MHz.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2006년도 하계종합학술대회
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• pp.963-964
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• 2006

By combining a digital DLL and an analog DLL in 2-stage, an improved DLL is implemented in this paper. The proposed DLL is composed of a RDLL (Register Controlled DLL) and a conventional analog DLL. The phase comparator used in the DLL is built with sense-amp based D flip-flops for high speed operation. The proposed DLL circuits have been designed, simulated in 0.18um, 1.8V TSMC CMOS library. The implemented DLL have demonstrated the fast lock-on time of 1us and low jitter of 72ps.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1998년도 추계학술대회 논문집 학회본부 B
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• pp.582-584
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• 1998

IEEE1394 is an international standard that will integrate entertainment, communication, and computing electronics into consumer multimedia. IEEE1394 is a hardware and software for transporting data at 100,200, or 400Mbps. There are efforts to create speed improvements to 800 and muti-Gigabit speed s. An 980Mhz frequency synthesizer is proposed for high speed transport and designed by a 0.35um CMOS process.

• 전자공학회논문지
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• 제50권2호
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• pp.122-133
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• 2013

올-디지털 위상 고정 루프에 사용되는 고해상도 위상-디지털 변환기 설계에 있어서, 위상-주파수 검출기와 시간-디지털 변환기로 이루어진 위상-디지털 변환기에 활용될 수 있는 간단한 구조의 아비터 기반 위상 결정 회로를 제안한다. 제안한 위상 결정 회로는 기존에 개발된 위상 결정 회로보다 적은 전력소모와 보다 작은 입력-출력 지연 시간을 가지면서도 두 펄스 사이의 매우 작은 위상 차이도 구별할 수 있다. 제안한 위상 결정 회로는 130um CMOS 공정을 사용하여 구현되었고, 트랜지스터 레벨에서 시뮬레이션으로 검증되었다. 제안한 위상 결정 회로를 이용한 오프셋과 데드존이 없는 5비트의 위상-디지털 변환기도 검증되었다. 또한 배수주기 고정 문제가 없고 위상 오프셋이 매우 적은 지연 고정 루프를 제안하였다. 제안한 지연 고정 루프는 위상-디지털 변환기의 해상도를 PVT 변화에 무관하게 항상 원하는 대로 정확히 고정시키는 용도로 활용된다.

• 한국음향학회지
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• 제29권4호
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• pp.229-236
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• 2010

위상동기식 변조기법은 주파수 대역폭의 효율과 전송 신뢰도를 높일 수 있으나 수중 채널의 시변 다중경로에 의해 인접 심볼간 간섭이 발생되어 수중통신에 적용하는 데 어려움이 있다. 본 논문에서는 동해 연근해에서 위상동기 변조방식인 BPSK와 QPSK 신호를 전송하고, 시간에 따라 변화하는 다중경로와 위상변동에 의해 왜곡된 수신신호를 보상하기 위한 위상 추정기를 결합한 적응형 등화기를 제안한다. 해상실험을 통해 전송된 위상동기식 변조신호가 수중채널의 시변 다중경로 특성에 의해 왜곡되었음을 보였고 제안된 방법에 의해 왜곡된 신호가 보정됨을 보였다. BPSK와 QPSK 신호 전송시 300 m 거리에서 각각 0.0078, 0.0376의 비트 오류율을 보였으며, 1000 m 거리에서는 0.0146, 0.0293의 비트 오류율을 보였다.

• 조명전기설비학회논문지
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• 제20권8호
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• pp.88-95
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• 2006

본 논문은 분산전원의 주파수 변동에 적응하는 아날로그형의 능동 전력 필터를 제안하였다. 주파수 변동이 심한 분산전원에서 비선형부하에 의해 발생한 고조파의 제거를 위해 전원의 고조파 전류와 주파수가 같고 위상차가 $180[^{\circ}]$인 보상 전류를 투입함으로써 전원의 고조파를 제거하였다. 이때 보상전류의 생성을 위한 기준전류 검출회로는 변동하는 전원 주파수를 추적하고 적응하도록 PLL과 VCGIC(Voltage Controlled Generalized Impedance Converter)를 사용하였다. 시뮬레이션과 실험을 통해 제안된 시스템이 주파수가 변동하는 분산전원의 고조파 전류를 효과적으로 제거함을 증명하였다.

• Journal of Positioning, Navigation, and Timing
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• 제3권3호
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• pp.107-116
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• 2014

When an incoming Global Positioning System (GPS) signal is acquired, pull-in search performs a finer search of the Doppler frequency of the incoming signal so that phase lock loop can be quickly stabilized and the receiver can produce an accurate pseudo-range measurement. However, increasing the accuracy of the Doppler frequency estimation often involves a higher computational cost for weaker GPS signals, which delays the position fix. In this paper, we show that the Doppler frequency detectable by a long coherent auto-correlation can be accurately estimated using a complex-weighted sum of consecutive short coherent auto-correlation outputs with a different Doppler frequency hypothesis, and by exploiting this we propose a noise resistant, low-cost and highly accurate Doppler frequency and phase estimation technique based on a reverse directional application of the finite rate of innovation (FRI) technique. We provide a performance and computational complexity analysis to show the feasibility of the proposed technique and compare the performance to conventional techniques using numerous Monte Carlo simulations.

• 전기학회논문지
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• 제60권2호
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• pp.451-454
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• 2011

In this paper, a wideband clock generator using novel Automatic frequency calibration(AFC) scheme is proposed. Wideband clock generator using AFC has the advantage of small VCO gain and wide frequency band. The conventional AFC compares whether the feedback frequency is faster or slower then the reference frequency. However, the proposed AFC can detect frequency difference between reference frequency with feedback frequency. So it can be reduced an operation time than conventional methods AFC. Conventional AFC goes to the initial code if the frequency step changed. This AFC, on the other hand, can a prior state code so it can approach a fast operation. In simulation results, the proposed clock generator is designed for DisplayPort using the CMOS ring-VCO. The VCO tuning range is 350MHz, and a VCO frequency is 270MHz. The lock time of clock generator is less then 3us at input reference frequency, 67.5MHz. The phase noise is -109dBC/Hz at 1MHz offset from the center frequency. and power consumption is 10.1mW at 1.8V supply and layout area is $0.384mm^2$.