• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 하계종합학술대회 논문집(1)
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• pp.413-416
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• 2001

In high frequency range, RF circuit design without considering shielding effect can cause several significant changes due to increase in parasitic capacitance and inductance between RF signal lines and shielding box. In this paper, bandpass filter has been made to measure the shielding effect and its s-parameter has been measured by Vector Network Analyzer (VNA). Equivalent circuit model including the shielding effect has been constructed with the lumped elements extracted from the 3D electromagnetic simulator, Maxwell SI. Then, the validity of the model is verified using microwave circuit simulator, ADS (Advanced Design System).

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 하계종합학술대회 논문집(2)
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• pp.217-220
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• 2001

Modified Materka-Kacprzak 대신호 MODFET(modulation-doped field-effect transistor) model을 사용하여 GaN(gallium nitride) MODFET 대신호 모델링을 수행하였다. Dambrine(3)이 제안한 방법에 따라 45㎒에서 40㎒의 주파수 범위에 걸쳐 S-parameter 및 DC특성을 측정하였으며, 측정결과를 토대로 cold FET 방법［4］에 의해 측정된 기생성분들을 de-embedding 함으로써 소신호 파라미터를 추출하였고, 추출된 소신호 파라미터는 함수를 사용하여 측정결과를 재현하는 맞춤함수 모델의 일종인 modified Materka 모델을 사용하여 모델링하였다. 수행된 대신호 모델링을 검증하기 위하여 모델링된 GaN MODFET의 DC 및 S-파라미터, 전력특성을 측정값과 각각 비교해 보았을 때 비교적 일치하고 있음을 보여서 GaN 대신호 모델링을 검증하였으며, modified Materka 모델이 GaN MODFET 대신호 모델링에 유용하게 사용될 수 있음을 보였다.

• 대한전자공학회논문지
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• 제14권3호
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• pp.6-11
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• 1977

GaAs Schottky Barrier Gate 전계효과트랜지스터의 잡음동작을 잡음등가회로를 사용하여 연구하였으며, 부가구인 잡음근원은 pinch-off영역에서 GaAs FET bias에 의하여 구현되었다. 이것이 바로 intervalley 산란잡음과 hot electron에 의한 잡음이었다. 본 논문의 잡음등가회로에서는 carrier의 포화속도와 기생저항의 영향을 고려한 parameter를 정하였다.

• 대한전자공학회논문지SD
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• 제40권12호
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• pp.10-16
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• 2003

에어브리지의 기생 커패시턴스의 영향을 분석하기 위해 CPW PHEMT의 기존 cold-FET 회로모델에 게이트-에어브리지의 기생 커패시턴스(C/sub ag/)차 드레인-에어브리지의 기생 커패시턴스(C/sub ad/)를 더해주었다. 또한 제안된 모델을 사용하여 소자의 parameter들을 추출하여, 그 존재를 확인하였다. 본 논문에서는 에어브리지에 의해 생성되는 기생 커패시턴스의 영향을 연구하기 위해 에어브리지의 여러 연결방법을 CPW PHEMT 제작에 접목시켰다. 또한 핀치오프상태의 cold-FET에 대한 개선된 등가회로 모델을 제시하여 에어브리지에 의한 기생 커패시턴스가 소자 특성에 어떤 영향을 주는 가를 분석하였다. 제작된 CPW PHEMT의 측정 결과로부터, 기생 커패시턴스 C/sub ag/와 C/sub ad/가 소자의 S/sub 21/ 이득을 감소시키는 중요한 요소임을 확인하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제12권1호
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• pp.46-52
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• 2012

Separate extraction of source ($R_S$) and drain ($R_D$) resistances caused by process, layout variations and long term degradation is very important in modeling and characterization of MOSFETs. In this work, we propose "Avalanche Hot-Source Method (AHSM)" for simple separated extraction of $R_S$ and $R_D$ in a single device. In AHSM, the high field region near the drain works as a new source for abundant carriers governing the current-voltage relationship in the MOSFET at high drain bias. We applied AHSM to n-channel MOSFETs as single-finger type with different channel width/length (W/L) combinations and verified its usefulness in the extraction of $R_S$ and $R_D$. We also confirmed that there is a negligible drift in the threshold voltage ($V_T$) and the subthreshold slope (SSW) even after application of the method to devices under practical conditions.

• 한국전자통신학회논문지
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• 제13권5호
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• pp.959-964
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• 2018

본 논문에서는 고주파에서 동작하는 공핍형 SOI MOSFET의 드레인 전류가 유도성 기생성분에 의해서 응답지연이 일어나는 것을 처음으로 확인하였다. 공핍형 SOI MOSFET는 드레인전압 변동에 따른 드레인전류의 응답지연이 발생하기 때문에 일반적인 MOSFET 고주파모델로는 해석할 수가 없다. 이러한 응답지연은 non-quasi-static 효과로 설명될 수 있으며 SOI MOSFET에서는 일반적인 MOSFET에 비해 유도성 기생성분에 의해 응답지연이 크게 발생하게 된다. 본 논문에서 제시한 고주파모델을 이용하여 공핍형 SOI MOSFET의 드레인 응답지연을 잘 표현하는지 확인한다.

• 대한전자공학회논문지SD
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• 제41권12호
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• pp.21-26
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• 2004

본 논문에서는 package된 BJT의 RF 등가회로 모델을 optimization과정 없이 직접 추출하는 방법을 개발하였다. 먼저, open 과 short package 구조를 사용하여 plastic package의 기생성분을 측정된 S-파라미터로부터 정확히 제거하였다. 이와 같이 package do-embedding된 S-파라미터로부터 package lead와 chip pad 사이의 bonding wire 인덕턴스와 chip pad 캐패시턴스를 직접 추출하는 간단한 방법을 구축하였다. 그 후에 내부 BJT소자의 소신호 모델변수들은 RF 등가회로로부터 유도된 Z나 Y-파라미터 방정식을 이용하여 결정하였다. 이 방법으로 모델화된 packaged BJT의 S-파라미터는 측정 데이터와 아주 잘 일치하였으며 이는 새로운 추출방법의 정확성을 증명한다.

• Journal of Power Electronics
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• 제14권4호
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• pp.806-813
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• 2014

Planar electromagnetic interference (EMI) filters are widely used to restrain the conducted EMI of switching power supplies. Such filters are characterized by small size, low parasitic parameters, and better high-frequency performance than the passive discrete EMI filter. However, EMI filter performance cannot be exactly predicted by using existing methods. Therefore, this paper proposes a method to use scattering parameters (S-parameters) for the measurement of EMI filter performance. A planar EMI filter sample is established. From this sample, the relationship between S-parameters and insertion gain (IG) of EMI filter is derived. To determine the IG under different impedances, the EMI filter is theoretically calculated and practically measured. The differential structure of the near-field coupling model is also deduced, and the IG is calculated under standard impedance conditions. The calculated results and actual measurements are compared to verify the feasibility of the theory.

• 대한전자공학회논문지TC
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• 제37권11호
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• pp.17-22
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• 2000

HBT의 하이브리드 파이 등가회로모델에 대한 새롭고 안정적인 파라메터 추출방법을 제안한다. 측정된 S-파라메터로부터 베이스 내부 저항을 정확히 계산 할 수 있는 식이 유도 되었으며 이 식은 외부 접근 인덕턴스의 값에 크게 민감하지 않다. 이를 기반으로 다른 파라메터를 위한 6 개의 해석적 표현식이 개발되었고 하이브리드 파이 등가회로 모델링을 위한 이 식들은 안정적이고 빠르며 신뢰성 있는 파라메터 추출을 가능케한다.

• Journal of Electrical Engineering and information Science
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• 제2권5호
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• pp.17-26
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• 1997

Interconnect characterization on a wafer level was performed. Test patterns for single, two-coupled, and triple-coupled lines ere designed by using 0.5$\mu\textrm{m}$ CMOS process. Then interconnect capacitances and resistances were experimentally extracted by using tow port network measurements, Particularly to eliminate parasitic effects, the Y-parameter de-embedding was performed with specially designed de-embedding patterns. Also, for the purpose of comparisons, capacitance matrices were calculated by using the existing CAD model and field-solver-based commercial simulator, METAL and MEDICI. This work experimentally verifies that existing CAD models or parameter extraction may have large deviation from real values. The signal transient simulation with the experimental data and other methodologies such as field-solver-based simulation and existing model was performed. as expected, the significantly affect on the signal delay and crosstalk. The signal delay due to interconnects dominates the sub-micron-based a gate delay (e.g., inverter). Particularly, coupling capacitance deviation is so large (about more than 45% in the worst case) that signal integrity cannot e guaranteed with the existing methodologies. The characterization methodologies of this paper can be very usefully employed for the signal integrity verification or he electrical design rule establishments of IC interconnects in the industry.