• 한국정보전자통신기술학회논문지
• /
• 제13권1호
• /
• pp.64-71
• /
• 2020

전력 반도체 소자의 게이트 구동 칩의 아날로그 회로를 트리밍하기 위해서는 eFuse OTP IP가 필요하다. 기존의 NMOS 다이오드 형태의 eFuse OTP 셀은 셀 사이즈가 작은 반면 DNW(Deep N-Well) 마스크가 한 장 더 필요로 하는 단점이 있다. 본 논문에서는 CMOS 공정에서 추가 공정이 필요 없으면서 셀 사이즈가 작은 PMOS-다이오드 형태의 eFuse OTP 셀을 제안하였다. 본 논문에서 제안된 PMOS-다이오드 형태의 eFuse OTP 셀은 N-WELL 안에 형성된 PMOS 트랜지스터와 기억소자인 eFuse 링크로 구성되어 있으며, PMOS 트랜지스터에서 기생적으로 만들어지는 pn 접합 다이오드를 이용하였다. 그리고 PMOS-다이오드 형태의 eFuse 셀 어레이를 구동하기 위한 코어 구동회로를 제안하였으며, SPICE 모의실험 결과 제안된 코어 회로를 사용하여 61㏀의 post-program 저항을 센싱하였다. 한편 0.13㎛ BCD 공정을 이용하여 설계된 PMOS-다이오드 형태의 eFuse OTP 셀과 512b eFuse OTP IP의 레이아웃 사이즈는 각각 3.475㎛ × 4.21㎛ (=14.62975㎛2)과 119.315㎛ × 341.95㎛ (=0.0408㎟)이며, 웨이퍼 레벨에서 테스트한 결과 정상적으로 프로그램 되는 것을 확인하였다.

• 한국정보통신학회논문지
• /
• 제13권9호
• /
• pp.1858-1864
• /
• 2009

본 논문에서는 power management IC에 사용되는 비휘발성 메모리 IP인 1-kd OTP IP를 설계하였다. 기존의 OTP 셀 (cell)은 isolated NMOS 트랜지스터를 안티퓨즈 (antifuse)로 사용하였으나 BCD 공정에서는 셀 크기가 큰 단점이 있다. 그래서 본 논문에서는 isolated NMOS 트랜지스터 대신 PMOS 트랜지스터를 안티퓨즈로 사용하였으며, OTP 셀 트랜지스터의 크기를 최적화시켜 셀의 크기를 최소화시켰다. 그리고 ESD 테스터 시 PMOS 안티퓨즈 양단에 고전압 (high voltage)가 걸려 임의의 셀이 프로그램 되는 것을 방지하기 위하여 OTP 코어 회로에 ESD 보호 회로 (protection circuit)를 추가하였다. 또한 프로그램 되지 않은 셀을 읽을 때 게이트 커플링 노이즈를 제거하기 위해 high-impedance의 PMOS pull-up 트랜지스터를 ON 시키는 방식을 제안하였다. 동부하이텍 $0.18{\mu}m$ BCD 공정을 이용하여 설계된 1-kb PMOS-type 안티퓨즈 OTP IP의 레이아웃 크기는 $129.93{\times}452.26{\mu}m^2$이다.

• 한국정보전자통신기술학회논문지
• /
• 제11권6호
• /
• pp.732-741
• /
• 2018

여러 배터리 셀을 직렬로 연결해서 사용하는 BMS에서 사용 가능 용량을 최대화시키기 위하여 각 셀의 전압을 같도록 맞춰주는 셀 밸런싱 기술이 필요하다. 다중 권선 변압기를 사용하는 능동 셀 밸런싱 회로에서 셀 간 직접적 (direct cell-to-cell)으로 에너지를 전달하는 밸런싱 회로는 PMOS 스위치와 NMOS 스위치를 구동하기 위한 게이트 구동 칩은 PMOS 스위치와 NMOS 스위치 개수 만큼 TLP2748 포토커플러(photocoupler)와 TLP2745 포토커플러가 필요하므로 원가가 증가하고 집적도가 떨어진다. 그래서 본 논문에서는 포토커플러를 사용하여 PMOS와 NMOS 스위칭소자를 구동하는 대신 70V BCD 공정기반의 PMOS 게이트 구동회로와 NMOS 게이트 구동회로, 스위칭 시간이 개선된 PMOS 게이트 구동회로와 NMOS 게이트 구동회로를 제안하였다. 스위칭 시간이 개선된 PMOS 게이트 구동 스위치의 ${\Delta}t$는 8.9ns이고, NMOS 게이트 구동 스위치의 ${\Delta}t$는 9.9ns로 양호한 결과를 얻었다.

• 한국정밀공학회:학술대회논문집
• /
• 한국정밀공학회 2010년도 추계학술대회 논문집
• /
• pp.439-440
• /
• 2010

• 대한전자공학회논문지SD
• /
• 제42권10호
• /
• pp.1-8
• /
• 2005

본 논문에서는 강유전체 메모리의 셀 효율을 높이기 위해 PMOS-gating 셀을 이용한 설계기법을 기술하였다. PMOS-gating 셀은 PMOS access 트랜지스터와 강유전체 커패시터로 이루어지며 커패시터의 플레이트는 ground에 고정된다. 아울러 read/write 동작시 비트라인이 $V_{DD}$로 precharge 되고, negative 전압 워드라인 기법이 사용되며, negative 펄스 restore 동작을 이용한다. 이는 셀 플레이트 구동없이 단순히 워드라인과 비트라인만 구동하여 메모리 셀의 데이타를 저장하고 읽어낼 수 있는 설계 방식으로, 기존의 셀 플레이트를 구동하는 FRAM 대비 메모리 셀 효율을 극대화 할 수 있어, multi-megabit 이상의 집적도에서 경쟁력 있는 칩 면적 구현이 가능하다. $0.25-{\mu}m$ triple-well 공정을 적용한 2.5-V, 1-Mb FRAM 시제품 설계를 통해 제안한 설계기술을 검증하였고, 시뮬레이션 결과 48 ns의 access time, 11 mA의 동작전류 특성을 보였다. 레이아웃 결과 칩 면적은 $3.22\;mm^{2}$ 이며, 기존의 셀 플레이트 구동기를 사용하는 FRAM 대비 약 $20\;\%$의 셀 효율을 개선하였다.

• 접착 및 계면
• /
• 제21권3호
• /
• pp.113-122
• /
• 2020

중간 세공체(mesoporous) 물질은 높은 표면적과 조절 가능한 기공 크기를 가진 규칙적인 다공성 구조로 최근 다양한 응용분야를 가진 매력적인 재료로 알려져 있다. 중간 세공체 물질 중 특히 유/무기 하이브리드형 실리카 나노세공체(Periodic Mesoporous Organosilica; PMO)는 세공의 크기가 확대되고 골격에 유기물을 도입함으로써 더욱 다양한 응용분야를 확보할 수 있는 새로운 재료로 큰 주목을 받고 있다. 골격 구조에 유기 그룹을 도입하게 되면 표면 물성과 재료 전체 물성의 제어가 가능하게 된다. 본 총설은 PMO의 합성, 기능성, 모폴로지는 물론이고 촉매나 환경분야 응용 등을 포함한 내용을 개괄적으로 고찰하였으므로, PMO의 주요 기능과 응용성에 대한 이해를 높이는데 기여할 것이다.

• 대한전자공학회논문지
• /
• 제19권1호
• /
• pp.14-19
• /
• 1982

알루미늄 게이트 PMOS집적회로 제작기법을 이용하여 차동증폭기를 설계, 제작하였다. 증가형 MOSFET 만으로 회로를 구성하였으며, 각 트랜지스터의 크기는 시뮬레이션 프로그램 MSINC를 이용하여 결정하였다. 제작된 집적회로를 +15v와 -l5V의 전원으로 동작시켰을때 DC전압이득은 42dB, 동상신호제법비(CMRR)는 50dB, 전력소모는 20mW이었다.

• 한국정보전자통신기술학회논문지
• /
• 제13권5호
• /
• pp.403-411
• /
• 2020

기존에 진성난수 생성기를 위한 베타선 센서 회로의 아날로그 회로와 비교기 회로에 사용되는 파워와 그라운드 라인은 서로 공유하므로 비교기 회로의 디지털 스위칭에 의해 발생되는 파워와 그라운드 라인에서의 전압강하가 CSA를 포함한 아날로그 회로의 출력 신호 전압이 감소하는 원인이었다. 그래서 본 논문에서는 디지털 스위칭 노이즈의 source인 비교기 회로에 사용되는 파워와 그라운드 라인을 아날로그 회로의 파워와 그라운드 라인과 분리하므로 CSA(Charge Sensitive Amplifier) 회로를 포함한 아날로그 회로의 출력신호전압이 감소되는 것을 줄였다. 그리고 VREF(=1.195V) 전압을 VREF_VCOM과 VREF_VTHR 전압으로 변환해주는 전압-전압 변환기 회로는 PMOS current mirror를 통해 IREF를 구동할 때 PMOS current mirror의 드레인 전압이 다른 경우 5.5V의 고전압 VDD에서 channel length modulation effect에 의해 각각의 current mirror를 통해 흐르는 구동 전류가 달라져서 VREF_VCOM과 VREF_VTHR 전압이 감소하는 문제가 있다. 그래서 본 논문에서는 전압-전압 변환기 회로의 PMOS current mirror에 PMOS 다이오드를 추가하므로 5.5V의 고전압에서 VREF_VCOM과 VREF_VTHR의 전압이 down되지 않도록 하였다.

• 전자공학회논문지D
• /
• 제35D권10호
• /
• pp.39-50
• /
• 1998

넓은 통과대역과 좁은 천이대역폭을 갖는 디지털 필터는 이동통신 장비의 CODEC이나 의료장비등에 사용된다. 이러한 주파수 특성을 갖는 디지털 필터는 다른 주파수 특성의 디지털 필터에 비해 계수 및 내부신호의 양자화 영향을 크게 받기 때문에 긴 워드 길이가 요구되며 이로 인해 칩의 면적 및 소모 전력이 증가한다. 본 논문에서는 이러한 주파수 특성을 갖는 디지털 필터의 저전력 구현을 위하여 CPL (Complementary Pass-Transistor Logic), 격자 웨이브 디지털 필터와 수정된 DIFIR (Decomposed & Interpolated FIR) 알고리듬을 이용한 설계 방법을 제시한다. CPL에서의 단락전류 성분을 줄이기 위하여 PMOS 몸체효과, PMOS latch 및 weak PMOS를 이용하는 3가지 방법에 대해 시뮬레이션을 통하여 비교한 결과 전파지연, 에너지 소모 및 잡음여유 면에서 PMOS latch를 사용하는 방법이 가장 유리하였다. 통찰력을 가지고 CPL 회로를 최적화하기 위해 CPL 기본구조에 대해 시뮬레이션 결과로부터 전파지연과 에너지 소모에 대한 경험식을 유도하여 트랜지스터의 크기를 정하는데 적용하였다. 또한 필터계수를 CSD (Canonic Signed Digit)로 변환하고 계수 양자화 프로그램을 이용하여 필터계수의 non-zero 비트수를 최소화시켜 곱셈기를 효율적으로 구현하였다. 알고리듬 측면에서 하드웨어 비용을 최소화하기 위해 수정된 DIFIR 알고리듬을 사용하였다. 시뮬레이션 결과 제안된 방법의 전력 소모가 기존 방법보다 38% 정도 감소되었다.

• 대한전자공학회논문지
• /
• 제18권4호
• /
• pp.34-42
• /
• 1981

PMOS집적기술을 이용하여 512-Bit mask programmable ROM을 설계하고 제작하였다. ROM의 내용은 제작공정에서 gate pattern으로 기억시켰으며 chip의 출력을 512(32×16)개의 점의 행렬로써 오실로스코프에 나타내어 확인하였다. 제작된 chip은 -6V와 - l2V의 범위에서 정상적으로 동작하였다 소모전력과 전달지연시간은 -6V에서 각각 3mW와 13μsec였다. -12V에서는 소모전력이 27mW로 증가하였으며 전달지연시간은 3μsec로 감소하였다. Chip의 출력은 TTL gate의 인력을 직접 구동시킬 수 있었으며 chip select에 의하여 출력을 disable 시켰을 때는 높은 임피던스 상태를 유지하였다.