• 융합정보논문지
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• 제10권8호
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• pp.47-52
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• 2020

본 연구에서는 자동차용 강압 DC-DC 컨버터 모듈 설계 방법 중 변조 스위칭 잡음과 전자파 방사의 감소방법에 대한 시뮬레이션 연구가 수행되었다. PMIC(Power Management Integrated Circuit) 칩을 이용한 4층 PCB 기본 회로가 제시되었고, 컨버터 모듈의 두 입력단자(+, -) 및 입력 필터와 PMIC 사이에서의 전자파 잡음과 전자기 방사 특성에 대한 시뮬레이션이 1.0~5.0MHz 대역과 100MHz 대역에서 수행되었다. 전도성 방사 특성은 3.0MHz와 104MHz에 대한 결과를 제시하였고, 입력포트로 되돌아오는 전도성 방사를 줄이기 위해 컨버터 출력 단자를 PCB의 3층 혹은 4층에 입력단의 전류 흐름과 반대되는 방향으로 배치하여 평균 10dB 이상의 개선효과가 나타났다. 본 연구 결과는 지금까지 제시된 불요 전자파 감소 방법에 비해 개선효과가 높아 향후 컨버터 모듈 설계에 유용하게 활용될 것으로 기대된다.

• 한국정보통신학회논문지
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• 제24권11호
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• pp.1470-1476
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• 2020

모바일 장치와 IoT의 보안 프로토콜 구현에 적합한 경량 보안 SoC 설계에 대해 기술한다. Cortex-M0을 CPU로 사용하는 보안 SoC에는 타원곡선 암호 (elliptic curve cryptography) 코어, SHA3 해시 코어, ARIA-AES 블록 암호 코어 및 무작위 난수 생성기 (TRNG) 코어 등의 하드웨어 크립토 엔진들이 내장되어 있다. 핵심 연산장치인 ECC 코어는 SEC2에 정의된 20개의 소수체와 이진체 타원곡선을 지원하며, 부분곱 생성 및 가산 연산과 모듈러 축약 연산이 서브 파이프라인 방식으로 동작하는 워드 기반 몽고메리 곱셈기를 기반으로 설계되었다. 보안 SoC를 Cyclone-5 FPGA 디바이스에 구현하고 타원곡선 디지털 서명 프로토콜의 H/W-S/W 통합 검증을 하였다. 65-nm CMOS 셀 라이브러리로 합성된 보안 SoC는 193,312 등가 게이트와 84 kbyte의 메모리로 구현되었다.

• 한국정보전자통신기술학회논문지
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• 제11권6호
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• pp.742-750
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• 2018

본 논문에서는 $0.13{\mu}m$ BCD 공정 기반에서 5V MOS 소자만 사용하여 zero layer FTP 셀이 가능하도록 하기 위해 tunnel oxide 두께를 기존의 $82{\AA}$에서 5V MOS 소자의 gate oxide 두께인 $125{\AA}$을 그대로 사용하였고, 기존의 DNW은 BCD 공정에서 default로 사용하는 HDNW layer를 사용하였다. 그래서 제안된 zero layer FTP 셀은 tunnel oxide와 DNW 마스크의 추가가 필요 없도록 하였다. 그리고 메모리 IP 설계 관점에서는 designer memory 영역과 user memory 영역으로 나누는 dual memory 구조 대신 PMIC 칩의 아날로그 회로의 트리밍에만 사용하는 single memory 구조를 사용하였다. 또한 BGR(Bandgap Reference Voltage) 발생회로의 start-up 회로는 1.8V~5.5V의 전압 영역에서 동작하도록 설계하였다. 한편 64비트 FTP 메모리 IP가 power-on 되면 internal reset 신호에 의해 initial read data를 00H를 유지하도록 설계하였다. $0.13{\mu}m$ Magnachip 반도체 BCD 공정을 이용하여 설계된 64비트 FTP IP의 레이아웃 사이즈는 $485.21{\mu}m{\times}440.665{\mu}m$($=0.214mm^2$)이다.

• 한국전자파학회논문지
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• 제7권5호
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• pp.408-417
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• 1996

분 논문에서는 높은 칩율을 잦는 광대역 CDMA시스댐이 역확산 과정에서 각각의 반사 경로들을 구분함으로써 다정보 페이딩의 영향을 현저하게 줄일 수 있음을 정량적으로 분석한다 먼저, 다경로 페이딩 환경에서 광대역 CDMA 사스덴의 성능윤 평가하기 위해 CDMA 시스댐의 다경로 페이딩 채널을 tapped delay line을 이용한 시변 선형펄터(linear filter)로 컴퓨터 모델링하였다. 이 모텔은 실제 측정 데이타에 기초하여, 다양한 환경에 있는 도시 무선 선파 환경을 모델링하도록 만들어졌다. 그리고 광대역 CDMA 시스템은 위에서 모텔링한 채널에 적용하여 광대역 CDMA 시스템의 송/수신 과정을 컴퓨터 또의 실힘하였다 모의 실험 결과에 따른 눈패턴과 BER곡선을 통해 광대역 CDMA 시스템이 이동통신 시스템의 성능 저하를 야기하는 다경로 페이딩의 영향을 현저하게 줄일 수 있음을 보였다.

• 한국정보통신학회논문지
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• 제16권4호
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• pp.778-784
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• 2012

대칭형 블록 암호 시스템은 암호화와 복호화 과정에서 동일한 암호키를 사용한다. HIGHT 암호 알고리즘은 2010년 ISO/IEC에서 국제표준으로 승인된 모바일용 64비트 블록 암호기술이다. 본 논문에서는 HIGHT 블록 암호 알고리즘을 Verilog-HDL을 이용하여 설계하였다. ECB, CBC, OFB 및 CTR과 같은 블록 암호용 4개의 암호 운영모드를 지원하고 있다. 고정된 크기의 연속적인 메시지 블록을 암 복호화할 때, 매 34클럭 사이클마다 64비트 메시지 블록을 처리할 수 있다. Xilinx사의 vertex 칩에서 144MHz의 동작 주파수를 가지며, 최대 처리율은 271Mbps이다. 설계된 암호 프로세서는 PDA, 스마트 카드, 인터넷 뱅킹 및 위성 방송 등과 같은 분야의 보안 모듈로 응용이 가능할 것으로 사료된다.

• 한국정보통신학회논문지
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• 제20권12호
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• pp.2326-2332
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• 2016

본 논문에서는 기존 위상고정루프의 아날로그 루프 필터 형태와 달리 전압제어발진기의 출력 신호로 동작하는 이산 루프 필터를 사용하여 크기는 작으면서 안정하게 동작하는 위상고정루프를 제안하였다. 기존의 위상고정루프에 2차 루프필터 대신 스위치 제어 루프필터를 사용하였다. 스위치는 전압제어발진기위의 고속의 출력 신호에 의해 제어된다. 총 3개의 스위치는 UP/DN 신호를 통하여 제어되고, UP/DN 신호에 따라 스위치가 'on/off'를 반복한다. 샘플링과 부궤환 역할을 하는 스위치와 결합된 작은 크기의 커패시터로 하나의 칩으로 집적화가 가능하다. 제안된 위상고정루프의 이산 루프 필터에 사용된 커패시터 값은 총 180pF로 아주 작은 크기임에도 불구하고 안정적으로 동작한다. 제안된 위상고정루프는 1.8V의 공급전압에서 0.18um CMOS 공정의 파라미터를 이용하여 Hspice로 시뮬레이션을 수행하고, 동작을 검증하였다.

• 한국정밀공학회지
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• 제28권2호
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• pp.176-184
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• 2011

As modern megalopolises become more complex and huge, convenience and safety of citizens are main components for a welfare state. In order to make safe society, telemetrics technology, which remotely measures the information of target system using electronic devices, is an essential component. In general, telemetrics technology consists of USN (ubiquitous sensor network) based on a wireless network, smart sensor, and SoC (system on chip). In the smart sensor technology, the following two problems should be overcome. Firstly, because it is very difficult for transducer manufacturers to develop smart sensors that support all the existing network protocols, the smart sensor must be independent of the type of networking protocols. Secondly, smart sensors should be modular so that a faulty sensor element can be replaced without replacing healthy communication element. To solve these problems, this paper investigates the feasibility of an IEEE 1451 based ZigBee smart sensor system. More specifically, a smart sensor for large network coverage has been developed using ZigBee for active telemetrics.

• 대한전자공학회논문지SD
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• 제45권12호
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• pp.22-28
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• 2008

본 논문은 SOC 응용을 위한 효율적인 8비트 AD 변환기(Analog-to-Digital Converter)를 설계하였다. 이 구조는 2개의 수정된 4 비트 플래시 AD 변환기로 구성되었고, 그것은 기존의 플래시 AD 변환기 보다 더 효율적인 구조를 가지고 있다. 이것은 입력신호에 연결된 저항들의 일정 범위를 예측하고 초기 예측을 기반으로 입력신호에 가까운 위치를 정한다. 입력신호의 예측은 전압예측기에 의하여 가능하다. 4비트 해상도를 가진 경우 수정된 플래시 AD 변환기는 단지 6개의 비교기가 필요하다. 그러므로 8비트 AD 변환기는 12개의 비교기와 32개의 저항을 사용한다. 이 AD 변환기의 변환속도는 기존의 플래시 AD 변환기와 거의 같지만 비교기와 저항의 수가 줄어들기 때문에 다이의 면적의 소모를 현저하게 줄일 수 있다. 이것은 반 플래시 AD 변환기보다 더 적은 비교기를 사용한다, 본 논문에서 구현한 회로들은 LT SPICE 컴퓨터 소프트웨어 툴을 이용하여 시뮬레이션 하였다.

• 한국정보통신학회논문지
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• 제16권3호
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• pp.571-578
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• 2012

본 논문에서는 크게 두 가지 사항에 대해서 제안하고자 한다. 첫 번째는 논리합성을 위한 제약조건 방법에 대한 것이고, 두 번째는 효율적인 논리합성방법에 대한 것이다. 논리 합성은 주어진 제약조건(constraint)을 최대한 만족 시키면서 논리 사상과 최적화 등을 통하여 RTL(register transfer level) 코드로부터 게이트-수준의 네트리스트를 얻는 과정이다. 논리합성의 결과는 주어진 제약조건과 합성 방법에 매우 종속적이다. 이들에 의해서 설계의 면적 및 타이밍이 크게 변화하므로 우리는 제약조건과 합성방법을 철저하게 고려하여야 한다. 본 논문에서는 논리합성을 하는 과정에서 실제로 고려해야하는 사항들에 대해서 경험적이고 실험적인 결과를 바탕으로 혼합방식의 논리합성 기법을 제안한다. 제안된 기법을 이용하여 약 65만 게이트의 하드웨어 자원량을 사용하는 회로에 적용시켜본 결과로 상향식 방법에 비해서 합성 시간이 약 47% 감소하였고, 하향식 방법에 비해서 타이밍 특성이 우수하였다.

• 한국전자파학회논문지
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• 제26권12호
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• pp.1108-1111
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• 2015

본 논문에서는 링 발진기와 다중 푸쉬 주파수 체배기 기반의 ${\times}49$ 주파수 체배기가 제안되었다. 제안된 주파수 체배기는 두 단의 ${\times}7$ 주파수 체배기를 주입-잠금 방식으로 결합하여 입력된 신호를 49 체배하는 회로이다. 각 ${\times}7$ 주파수 체배기는 14 위상 신호를 출력하기 위해 7 단의 링 셀을 갖는 링 발진기와 14 위상 신호를 받아 주파수를 7 체배하는 7-푸쉬 주파수 체배기로 구성되어 있다. 제안된 ${\times}49$ 주파수 체배기는 입력 신호 주파수가 56.7~57.7 MHz일 때 2.78~2.83 GHz의 출력 신호 주파수로 49배 체배된다. 이 동작 주파수는 체배된 원 신호와 스퍼(spur)의 전력의 크기가 10 dB 이상 차이가 있을 때를 기준으로 측정되었고, 13.93 mW의 DC 전력을 소모한다.