• 대한전자공학회논문지
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• 제25권2호
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• pp.182-187
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• 1988

Hot carrier induced device degradation characteristics under DC bias stress have been investigated in n-MOSFETs with channel length of 1.2,1.8 um, and compared with those of LDD structure device with same channel length. Based on these results, the device lifetime in normal operating bias(Vgs=Vds=5V) is evaluated. The lifetimes of conventional and LDD n-MOSFET with channel length of 1.2 um are estimated about for 17 days and for 12 years, respectively. The degradation rate of LDD n-MOSFET under the same stress is the lowest at n-region implnatation dose of 2.5E15 cm-\ulcorner while the substrate current is the lowest at the dose of 1E13cm-\ulcorner Thses results show that the device degradation characteristics are basic measurement parameter to find optimum process conditions in LDD devices and evaluate a reliability of sub-micron device.

• 반도체디스플레이기술학회지
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• 제13권3호
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• pp.45-50
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• 2014

In this paper, we propose a super-junction MOSFET (SJ MOSFET) fabricated through a simple pillar forming process by varying the Si epilayer thickness and doping concentration of pillars using SILVACO TCAD simulation. The design of the SJ MOSFET structure is presented, and the doping concentration of pillar, breakdown voltage ($V_{BR}$) and drain current are analyzed. The device performance of conventional Si planar metal-oxide semiconductor field-effect transistor(MOSFET), Si SJ MOSFET, and SiGe SJ MOSFET was investigated. The p- and n-pillars in Si SJ MOSFET suppressed the punch-through effect caused by drain bias. This lead to the higher $V_{BR}$ and reduced on resistance of Si SJ MOSFET. An increase in the thickness of Si epilayer and decrease in the former is most effective than the latter. The implementation of SiGe epilayer to SJ MOSFET resulted in the improvement of $V_{BR}$ as well as drain current in saturation region, when compared to Si SJ MOSFET. Such a superior device performance of SiGe SJ MOSFET could be associated with smaller bandgap of SiGe which facilitated the drift of carriers through lower built-in potential barrier.

• 한국전기전자재료학회논문지
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• 제32권2호
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• pp.104-109
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• 2019

An analytical threshold voltage model is proposed to analyze the threshold voltage roll-off and drain-induced barrier lowering (DIBL) for a junction-based double-gate (JBDG) MOSFET and a junction-less double-gate (JLDG) MOSFET. We used the series-type potential distribution function derived from the Poisson equation, and observed that it is sufficient to use n=1 due to the drastic decrease in eigenvalues when increasing the n of the series-type potential function. The threshold voltage derived from this threshold voltage model was in good agreement with the result of TCAD simulation. The threshold voltage roll-off of the JBDG MOSFET was about 57% better than that of the JLDG MOSFET for a channel length of 25 nm, channel thickness of 10 nm, and oxide thickness of 2 nm. The DIBL of the JBDG MOSFET was about 12% better than that of the JLDG MOSFET, at a gate metal work-function of 5 eV. It was also found that decreasing the work-function of the gate metal significantly reduces the DIBL.

• 한국정보통신학회논문지
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• 제20권9호
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• pp.1771-1777
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• 2016

본 논문에서는 나노와이어 N-채널 GAA MOSFET의 항복전압 특성을 측정과 3 차원 소자 시뮬레이션을 통하여 분석하였다. 측정에 사용된 나노와이어 GAA MOSFET는 게이트 길이가 250nm이며 게이트 절연층 두께는 6nm이며 채널 폭은 400nm부터 3.2um이다. 측정 결과로부터 나노와이어 GAA MOSFET의 항복전압은 게이트 전압에 따라 감소하다가 높은 게이트 전압에서는 증가하였다. 나노와이어의 채널 폭이 증가할수록 항복전압이 감소한 것은 floating body 현상으로 채널의 포텐셜이 증가하여 기생 바이폴라 트랜지스터의 전류 이득이 증가한 것으로 사료된다. 게이트 스트레스로 게이트 절연층에 양의 전하가 포획되면 채널 포텐셜이 증가하여 항복전압이 감소하고 음의 전하가 포획되면 포텐셜이 감소하여 항복전압이 증가하는 것을 알 수 있었다. 항복전압의 측정결과는 소자 시뮬레이션의 포텐셜 분포와 일치하는 것을 알 수 있었다.

• 전자공학회논문지D
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• 제36D권11호
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• pp.45-55
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• 1999

정상상태에서 반도체 소자의 전기적 특성을 분석할 수 있는 소신호 해석용 시뮬레이터를 개발하였다. 전위와 전자 및 정공 농도의 Slotboom변수에 대한 소신호 응답을 정의한 후 $S^3A$방법을 적용하여 ,DC 동작점에서 반도체 방정식을 선형화하였다. 행렬풀이를 위해 전진해법을 사용하여 메모리 소비량을 최소화하며 고주파 영역에서 소신호 해의 정확성을 향상시켰다. 구현된 알고리즘의 검증을 위해 3차원 구조를 갖는 N'P 다이오드 및 2차원 구조를 갖는 n-MOSFET에 대해 소신호 해석을 수행하여 MEDICI와 비교한 결과, 인가 전압에 따른 컨덕턴스와 캐패시턴스의 평균 상대 오차는 N'P 다이오드에서는 0.87%와 2.6%이고, n-MOSFET의 경우 7.75%와 2.24%로 나타났다. n-MOSFET에 대하여 입력신호의 주파수 변화에 따른 컨덕턴스와 캐패시턴스를 비교한 결과 MEDICI의 경우 10GHz까지 예측한 반면 본 논문이 제시한 방법을 이용한 모의실험은 100GHz까지 예측이 가능하여 고주파 영역에서 모의실험의 정확도가 향상됨을 확인하였다.

• 한국정보통신학회논문지
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• 제11권1호
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• pp.83-88
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• 2007

MOSFET 트랜지스터의 전기적인 특성 변화에 따른 Class-E RF 전력 증폭기의 신뢰성 특성을 분석하였다. Class-E 전력 증폭기에서 MOSFET는 높은 효율을 얻기 위해 스위치로 동작하며, 이로 인해 MOSFET가 off 되었을 때 드레인 단자에 높은 전압 신호가 발생한다. 회로가 동작함에 따라 높은 전압의 스트레스로 인하여 MOSFET의 문턱 전압은 증가하고 전자의 이동도는 감소하여 MOSFET의 드레인 전류는 감소하게 된다. Class-E 전력 증폭기에서 MOSFET의 전류가 감소하면 전력 효율 및 출력 전력은 감소하게 된다. 그러나 class-E 전력증폭기에서 작은 부하 인덕터를 사용할 경우 큰 인덕터를 사용하는 경우에 비 해 신뢰성 특성을 향상시킬 수 있다. 1mH의 부하 인덕터를 사용한 경우 $10^{7}$초 후에 드레인 전류는 46.3%가 감소하였으며, 전력 효율은 58%에서 36%로 감소하였다. 그러나 1nH의 부하 인덕터를 사용한 경우 드레인 전류는 8.89%, 전력 효율 59%에서 55%로 감소하여 우수한 신뢰성 특성을 보여주었다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1987년도 정기총회 및 창립40주년기념 학술대회 학회본부
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• pp.193-196
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• 1987

We reported that hot electron phenomena in submicron nMOSFET by Monte Carlo method. In order to predict the influence of the hot electron effects on the device reliability, either simple analytical model or a complete two dimensional numerical simulation has been adopted. Results of numerical simulation, based on the static mobility model, may be inaccurate when gate length of MOSFET is scaled down to less than 1um. Most of device simulation packages utilize the static nobility model. Monte Carlo method based on stochastic analysis of carrier movement may be a powerful tool to characterize hot electrons. In this work, energy and velocity distribution of carriers were obtained to predict the relative degree of short channel effects for different device parameters. Our analysis shows a few interesting results when $V_{ds}$ is 5 volt, average electron energy does not increase with gate bias as evidenced by substrate current.

• 한국전기전자재료학회논문지
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• 제24권9호
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• pp.713-717
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• 2011

This paper was carried out design of 600 V GaN power MOSFET Modeling. We decided trench gate type one for design. we carried out device and process simulation with T-CAD tools. and then, we have extracted optimal device and process parameters for fabrication. we have analysis electrical characteristics after simulations. As results, we obtained 600 V breankdown voltage and $0.4\;m{\Omega}cm^2ultra$ low on resistance. At the same time, we carried out field ring simulation for obtaining high voltage.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2000년도 추계종합학술대회
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• pp.480-484
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• 2000

컴퓨터 시뮬레이션을 통하여 Si-기반 n 채널 MOSFET의 채널길이에 따른 영향을 조사하였다. 이차원 유체역학적 모델을 사용하여, 다양한 게이트 길이를 가진 소자들을 실험하였다. LDD MOSFET 소자 모델을 사용하여 전류, 전압, 전계 및 임팩트 이온화를 조사·분석하였다. 이러한 소자들은 다양한 scaling 인수로 scaling되었다. 채널 길이에 따른 I-V 특성과 임팩트이온화의 효과를 분석하였다.

• 한국전기전자재료학회논문지
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• 제27권8호
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• pp.497-500
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• 2014

In this paper, we analyze electrical characteristics of n/p-pillar layer according to trench angle which is the most important characteristics of SJ MOSFET and core process. Because research target is 600 V class SJ MOSFET, so conclusively trench angle deduced 89.5 degree to implement the breakdown voltage 750 V with 30% margin rate. we found that on resistance is $22mohm{\cdot}cm^2$ and threshold voltage is 3.5 V. Moreover, depletion layer of electric field distribution also uniformly distributes.