• 한국전기전자재료학회:학술대회논문집
• /
• 한국전기전자재료학회 2006년도 추계학술대회 논문집 Vol.19
• /
• pp.133-134
• /
• 2006

A simple doping method to fabricate a very thin channel body of the n-type fin field-effect-transistor (FinFET) with a 20 nm gate length by solid-phase-diffusion (SPD) process is presented. Using As-doped spin-on-glass as a diffusion source of arsenic and the rapid thermal annealing, the n-type source-drain extensions with a three-dimensional structure of the FinFET devices were doped. The junction properties of arsenic doped regions were investigated by using the $n^+$-p junction diodes which showed excellent electrical characteristics. Single channel and multi-channel n-type FinFET devices with a gate length of 20-100 nm was fabricated by As-SPD and revealed superior device scalability.

• 한국진공학회:학술대회논문집
• /
• 한국진공학회 2012년도 제43회 하계 정기 학술대회 초록집
• /
• pp.329-329
• /
• 2012

Mobile 기기로 둘러싸여있는 현대의 환경에서 Flash memory에 대한 중요성은 날로 더해가고 있다. Flash memory의 가격 경쟁력 강화와 사용되는 기기의 소형화를 위해 flash memory의 비례축소가 중요한 문제로 부각되고 있다. 그러나 다결정 실리콘을 플로팅 게이트로 이용하는planar flash memory 소자의 경우 비례 축소 시 short channel effect 와 leakage current, subthreshold swing의 증가로 인한 성능저하와 같은 문제들로 인해 한계에 다다르고 있다. 이를 해결하기 위해 CTF 메모리 소자, nanowire FET, FinFET과 같은 새로운 구조를 가지는 메모리소자에 대한 연구가 활발히 진행되고 있다. 본 연구에서는 22 nm 게이트 크기의 FinFET 구조를 가지는 플래시 메모리소자에서 fin의 두께와 높이의 변화에 따른 메모리 소자의 전기적 특성을 3-dimensional 구조에서 technology computer aided design ( TCAD ) tool을 이용하여 시뮬레이션 하였다. 본 연구에서는 3D FinFET 구조를 가진 플래시 메모리에 대한 시뮬레이션 하였다. FinFET 구조에서 채널영역은 planar 구조와 다르게 표면층이 multi-orientation을 가지므로 본 계산에서는 multi-orientation Lombardi mobility model을 이용하여 계산하였다. 계산에 사용된 FinFET flash memory 구조는 substrate의 도핑농도는 $1{\times}10^{18}$로 하였으며 source, drain, gate의 도핑농도는 $1{\times}10^{20}$으로 설정하여 계산하였다. Fin 높이는 28 nm로 고정한 상태에서 fin의 두께는 12 nm부터 28nm까지 6단계로 나누어서 각 구조에 대한 프로그램 특성과 전기적 특성을 관찰 하였다. 계산결과 FinFET 구조의 fin 두께가 두꺼워 질수록 채널형성이 늦어져 threshold voltage 값이 커지게 되고 subthreshold swing 값 또한 증가하여 전기적 특성이 나빠짐을 확인하였다. 각 구조에서의 전기장과 전기적 위치에너지의 분포가 fin의 두께에 따라 달라지므로써 이로 인해 프로그램 특성과 전기적 특성이 변화함을 확인하였다.

• JSTS:Journal of Semiconductor Technology and Science
• /
• 제6권1호
• /
• pp.22-29
• /
• 2006

We demonstrate highly manufacturable Multi-channel Field Effect Transistor (McFET) on bulk Si wafer. McFET shows excellent transistor characteristics, such as $5{\sim}6 times higher drive current than planar MOSFET, ideal subthreshold swing, low drain induced barrier lowering (DIBL) without pocket implantation and negligible body bias dependency, maintaining the same source/drain resistance as that of a planar transistor due to the unique feature of McFET. And suitable threshold voltage ($V_T$) for SRAM operation and high static noise margin (SNM) are achieved by using TiN metal gate electrode.

• JSTS:Journal of Semiconductor Technology and Science
• /
• 제6권1호
• /
• pp.16-21
• /
• 2006

A simple doping method to fabricate a very thin channel body of the p-type FinFETs with a 20 nm gate length by solid-phase-diffusion (SPD) process was developed. Using the poly-boron-films (PBF) as a novel diffusion source of boron and the rapid thermal annealing (RTA), the p-type sourcedrain extensions of the FinFET devices with a threedimensional structure were doped. The junction properties of boron doped regions were investigated by using the $p^+-n$ junction diodes which showed excellent electrical characteristics. Single channel and multi-channel p-type FinFET devices with a gate length of 20-100 nm was fabricated by boron diffusion process using PBF and revealed superior device scalability.

• 한국정보전자통신기술학회논문지
• /
• 제8권1호
• /
• pp.37-44
• /
• 2015

본 논문에서 전계효과 트랜지스터 (field effect transistor; FET) 제작을 위한 표면 프로그램된 aminopropylethoxysilane(APTES)와 1-octadecyltrichlorosilane(OTS) 패턴을 이용하여 단일벽 탄소 나노튜브(single-walled carbon nanotube; SWCNT)를 실리콘 기판 위에 선택적으로 흡착시키는 공정방법을 제안하였다. 양성 표면 분자 패턴을 만들기 위해 형성된 APTES 패턴은 많은 양의 SWCNT의 흡착을 위해 제작되었고, OTS 만을 이용한 공정보다 효과적인 SWCNT 흡착이 가능하다. 산화막(silicon dioxide)이 형성된 실리콘 기판 위에 사진공정(photolithography process)을 이용하여 임의의 감광액(photoresist; PR) 패턴이 형성되었다. PR 패턴이 형성된 기판은 헥산 용매를 이용하여 1:500 (v/v)로 희석된 OTS 용액 속에 담가진다. OTS 박막이 표면 전체에 만들어지고, PR 패턴이 제거되는 과정에서 PR 위에 형성되었던 OTS 박막도 같이 제거되어, 선택적으로 형성된 OTS 박막 패턴을 얻을 수 있다. 이 기판은 다시 에탄올 용매를 이용하여 희석된 APTES 용액 속에 담가진다. APTES 박막은 OTS 박막 패턴이 없는 노출된 산화막 위에 형성된다. 마지막으로 이처럼 APTES와 OTS에 의해 표면 프로그램된 기판은 SWCNT가 분산된 다이클로로벤젠(dichlorobenzene) 용액 속에 담가진다. 결과적으로 SWCNT는 양 극성을 띠는(positive charged) APTES 박막 패턴 위에만 흡착된다. 반면 중성O TS 박막 패턴 위에는흡착되지 않는다. 이러한 표면 프로그램 방법을 사용하여 SWCNT는 원하는 영역에 자기 조립시킬 수 있다. 우리는 이 방법을 이용하여 소오스와 드레인 전극사이에 SWCNT가 멀티 채널로 구성된 다중채널 FET를 성공적으로 제작하였다.

• 한국통신학회논문지
• /
• 제24권8A호
• /
• pp.1133-1140
• /
• 1999

저궤도 이동통신 위성을 이용하여 고속 광대역의 멀티미디어 서비스를 제공하기 위해서는 전력 및 대역폭 효율적인 디지털 전송방식의 사용이 요구된다. 본 논문에서는 비선형적으로 증폭된 저궤도 이동위성 통신 채널에서 기존의 QPSK 변복조 방식보다 최소 2배의 정보 전송이 가능한 Trellis 부호화된 16 QAM과 8PSK-2AM의 수신 성능을 비교 분석하였다. 본 논문은 비선형 저궤도 이동 위성통신 채널로서 Fujitsu 사의 GaAs FET 고출력 증폭기가 적용된 Rician 페이딩 채널을 모델링하고 있다. 전산모의 실험결과 8PSK-2AM은 16-AM 보다 위성 채널의 비선형 왜곡에 덜 민감하고 BER 성능이 우수하며 이는 8PSK-2AM의 신호 성상도를 최적화함에 따라 더욱 개선됨을 보였다. 따라서 Trellis 부호화된 8PSK-2AM 전송 방식은 전력 및 대역폭 제한적인 이동위성 통신 채널에서 위성 인터넷, DBS, DAB, ISDB 등의 멀티미디어 서비스를 보다 효율적으로 제공할 수 있을 것이다.

• 한국전기전자재료학회논문지
• /
• 제33권5호
• /
• pp.360-366
• /
• 2020

Focused electron beams with high energy acceleration are versatile probes. Focused electron beams can be used for high-resolution imaging and multi-mode nanofabrication, in combination with, molecular precursor delivery, in an electron microscopy environment. A high degree of control with atomic-to-microscale resolution, a focused electron beam allows for precise engineering of a graphene-based field-effect transistor (FET). In this study, the effect of electron irradiation on a graphene FET was systematically investigated. A separate evaluation of the electron beam induced transport properties at the graphene channel and the graphene-metal contacts was conducted. This provided on-demand strategies for tuning transfer characteristics of graphene FETs by focused electron beam irradiation.

• 전자공학회논문지
• /
• 제53권8호
• /
• pp.39-48
• /
• 2016

본 논문에서는 소스와 드레인의 구조가 육각형인 FinFET에서 구조 변수 및 핀/핑거 개수 증가에 따른 열 저항 모델을 제안한다. 소자의 크기가 감소하여 발열 효과 및 열 특성의 영향이 커졌으며, 이를 분석하기 위해 소자의 열 저항은 중요한 요소이다. 열 저항 모델은 소자에서 열이 생성되는 열원과 열이 빠져나가는 contact를 설정했으며, 도메인은 열원과 4 부분의 소스, 드레인, 게이트, 서브스트레이트 contact를 통해 나누어진다. 또 각각의 contact 열 저항 모델은 TCAD의 시뮬레이션 결과의 온도 및 열 흐름을 분석하여 해석이 용이한 형태로 세분화하였다. 도메인들은 그 구조에 따라 구조 변수를 통한 적분 및 등각 매핑 방식을 기반으로 모델링하였다. 먼저 싱글 핀으로 열 저항을 분석하여 모델링하였으며, 멀티 핀/핑거의 열 저항 모델의 정확도를 높이기 위해 채널증가에 따른 파라미터의 변화를 적용하였다. 제안한 열 저항 모델은 3D Technology CAD 시뮬레이션을 해석하여 얻은 열 저항 결과와 비교하였으며, 싱글 핀 및 멀티 핀의 전체 열 저항 모델은 3 % 이하의 오차를 얻었다. 제안한 열 저항은 핀/핑거 개수의 증가에 따른 열 저항을 예측할 수 있으며, 발열효과 및 열 특성 분석을 계산하여 회로 특성을 개선할 수 있다.

• 한국전기전자재료학회논문지
• /
• 제33권1호
• /
• pp.16-20
• /
• 2020

In this study, a patterning method using self-aligned nanostructures was introduced to fabricate GaN-based fin-gate HEMTs with normally-off operation, as opposed to high-cost, low-productivity e-beam lithography. The honeycomb-shaped fin-gate channel width is approximately 40~50 nm, which is manufactured with a fine width using a proposed method to obtain sufficient fringing field effect. As a result, the threshold voltage of the fabricated device is 0.6 V, and the maximum normalized drain current and transconductance of Gm are 136.4 mA/mm and 99.4 mS/mm, respectively. The fabricated devices exhibit a smaller sub-threshold swing and higher Gm peak compared to conventional planar devices, due to the fin structure of the honeycomb channel.

• EDISON SW 활용 경진대회 논문집
• /
• 제5회(2016년)
• /
• pp.295-298
• /
• 2016

Future logic device over the FinFET generation requires a complete electrostatics and transport characteristic for low-power and high-speed operation as extremely scaled devices. Silicon, Germanium and III-V based nanowire-based MOSFET devices and few-layer TMDC (Transition metal dichalcogenide monolayers) based multi-gate devices have been brought attention from device engineers due to those excellent electrostatic and novel device characteristic. In this study, we simulated ultrascaled Si/Ge/InAs gate-all-around nanowire MOSFET and MoS2 TMDC based DG MOSFET and TFET device by tight-binding NEGF method. As a result, we can find promising candidates of the future logic device of each channel material and device structures.