• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2002년도 추계학술대회 논문집 Vol.15
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• pp.163-166
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• 2002

We investigated structural and electrical properties of Metal-Oxide-Semiconductor(MOS) structure using Hafnium $oxide(HfO_{2})$ as high-k gate dielectric material. $HfO_{2}$ films are ultrathin gate dielectric material witch have a thickness less than 2.0nm， so it is spotlighted to be substituted $SiO_{2}$ as gate dielectric material. In this paper We have grown $HfO_{2}$ films with pt electrode on P-type Silicon substrate by RF magnetron sputtering system using $HfO_{2}$ target and oserved the property of semiconductor-oxide interface. Using pt electrode, it is necessary to be annealed at ${300^{\circ}C}$. This process is to increase an adhesion ratio between $HfO_{2}$ films with pt electrode. In film deposition process, the deposition time of $HfO_{2}$ films is an important parameter. Structura1 properties are invetigated by AES depth profile, and electrical properties by Capacitance-Voltage characteristic. Interface trap density are measured to observe the interface between $HfO_{2}$ with Si using High-frequency(1MHz) C-V and Quasi - static C-V characteristic.

• 한국결정성장학회지
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• 제24권3호
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• pp.106-110
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• 2014

Atomic layer deposition(ALD)을 이용하여 $Al_2O_3$ 박막을 형성하고 이에 대한 패시베이션 특성에 대한 연구를 수행하였다. ALD로 증착된 $Al_2O_3$ 박막은 $400^{\circ}C$ 5분간 후속 열처리 공정 후에도 $Al_2O_3$ - 실리콘 계면 반응 없이 비정질 상태를 유지할 만큼 구조적으로 안정한 특성을 나타내었다. 후속 열처리 후 $Al_2O_3$ 박막의 패시베이션 특성이 향상되었으며, 이는 field effective 패시베이션과 화학적 패시베이션 효과가 동시에 상승에 기인하는 것으로 판단된다. $Al_2O_3$ 박막의 음고정 전하를 정량적으로 평가하기 위해서 후속 열처리 공정을 거친 $Al_2O_3$ 박막을 이용하여 metal-oxide-semiconductor(MOS) 소자를 제작하고 capacitance-voltage(C-V) 분석을 수행하였다. C-V 결과로부터 추출된 flatband voltage($V_{FB}$)와 equivalent oxide thickness(EOT)의 관계식을 통하여 $Al_2O_3$ 박막의 고정음전하는 $2.5{\times}10^{12}cm^{-2}$로 계산되었으며, 이는 본 연구에서 제시된 $Al_2O_3$ 박막 공정이 N-type 실리콘 태양전지의 패시베이션 공정에 응용 가능하다는 것을 의미한다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제40회 동계학술대회 초록집
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• pp.287-287
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• 2011

ITRS(international technology roadmap for semiconductors)에 따르면 MOS (metal-oxide-semiconductor)의 CD(critical dimension)가 45 nm node이하로 줄어들면서 poly-Si/SiO2를 대체할 수 있는 poly-Si/metal gate/high-k dielectric이 대두되고 있다. 일반적으로 metal gate를 식각시 정확한 CD를 형성시키기 위해서 plasma를 이용한 RIE(reactive ion etching)를 사용하고 있지만 PIDs(plasma induced damages)의 하나인 PICD(plasma induced charging damage)의 발생이 문제가 되고 있다. PICD의 원인으로 plasma의 non-uniform으로 locally imbalanced한 ion과 electron이 PICC(plasma induced charging current)를 gate oxide에 발생시켜 gate oxide의 interface에 trap을 형성시키므로 그 결과 소자 특성 저하가 보고되고 있다. 그러므로 본 연구에서는 이에 차세대 MOS의 metal gate의 식각공정에 HDP(high density plasma)의 ICP(inductively coupled plasma) source를 이용한 중성빔 시스템을 사용하여 PICD를 줄일 수 있는 새로운 식각 공정에 대한 연구를 하였다. 식각공정조건으로 gas는 HBr 12 sccm (80%)와 Cl2 3 sccm (20%)와 power는 300 w를 사용하였고 200 eV의 에너지로 식각공정시 TEM(transmission electron microscopy)으로 TiN의 anisotropic한 형상을 볼 수 있었고 100 eV 이하의 에너지로 식각공정시 하부층인 HfO2와 높은 etch selectivity로 etch stop을 시킬 수 있었다. 실제 공정을 MOS의 metal gate에 적용시켜 metal gate/high-k dielectric CMOSFETs의 NCSU(North Carolina State University) CVC model로 effective electric field electron mobility를 구한 결과 electorn mobility의 증가를 볼 수 있었고 또한 mos parameter인 transconductance (Gm)의 증가를 볼 수 있었다. 그 원인으로 CP(Charge pumping) 1MHz로 gate oxide의 inteface의 분석 결과 이러한 결과가 gate oxide의 interface trap양의 감소로 개선으로 기인함을 확인할 수 있었다.

• 대한전자공학회논문지
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• 제4권4호
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• pp.2-12
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• 1967

MOS 전계효과 transistor를 이용하여 직류착동증폭기를 설계하여 A 정도의 극미소직류전류를 측정하는 장치에 관한 연구이다. 등가회로를 이용하여 전압이득과 동상전압변별비를 주는 식을 유도하였으며 유효등가 source 저항을 대단히 높이기 위한 정전류원회로의 실현을 위한 해석을 하였다. 전압이득은 6.6, 상온에서의 drift는 하루에 1.5mv 정도이고 동상전압변별비는 최고 84db 이었다. 이것은 MOS transistor의 대단히 높은 입력저항의 특징을 살려 전잡상등에서 나오는 극미소직류전류의 측정을 간단하게 할 수 있게 하는 것이다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제42회 동계 정기 학술대회 초록집
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• pp.463-463
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• 2012

ITRS (international technology roadmap for semiconductors)에 따르면 MOS(metal-oxide-semiconductor)의 CD (critical dimension)가 45 nm node이하로 줄어들면서 poly-Si/$SiO_2$를 대체할 수 있는 poly-Si/metal gate/high-k dielectric이 대두된다고 보고하고 있다. 일반적으로 high-k dielectric를 식각시 anisotropic 한 식각 형상을 형성시키기 위해서 plasma를 이용한 RIE (reactive ion etching)를 사용하고 있지만 PIDs (plasma induced damages)의 하나인 PIED (plasma induced edge damage)의 발생이 문제가 되고 있다. PIED의 원인으로 plasma의 direct interaction을 발생시켜 gate oxide의 edge에 trap을 형성시키므로 그 결과 소자 특성 저하가 보고되고 있다. 그러므로 본 연구에서는 이에 차세대 MOS의 high-k dielectric의 식각공정에 HDP (high density plasma)의 ICP (inductively coupled plasma) source를 이용한 원자층 식각 장비를 사용하여 PIED를 줄일 수 있는 새로운 식각 공정에 대한 연구를 하였다. One-monolayer 식각을 위한 1 cycle의 원자층 식각은 총 4 steps으로 구성 되어 있다. 첫 번째 step은 Langmuir isotherm에 의하여 표면에 highly reactant atoms이나 molecules을 chemically adsorption을 시킨다. 두 번째 step은 purge 시킨다. 세 번째 step은 ion source를 이용하여 발생시킨 Ar low energetic beam으로 표면에 chemically adsorbed compounds를 desorption 시킨다. 네 번째 step은 purge 시킨다. 결과적으로 self limited 한 식각이 이루어짐을 볼 수 있었다. 실제 공정을 MOS의 high-k dielectric에 적용시켜 metal gate/high-k dielectric CMOSFETs의 NCSU (North Carolina State University) CVC model로 구한 EOT (equivalent oxide thickness)는 변화가 없으면서 mos parameter인 Ion/Ioff ratio의 증가를 볼 수 있었다. 그 원인으로 XPS (X-ray photoelectron spectroscopy)로 gate oxide의 atomic percentage의 분석 결과 식각 중 발생하는 gate oxide의 edge에 trap의 감소로 기인함을 확인할 수 있었다.

• 전기전자학회논문지
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• 제15권2호
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• pp.143-148
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• 2011

MOS (Metal-Oxide Semconductor) devices among the most sensistive of all semiconductors to radiation, in particular ionizing radiation, showing much change even after a relatively low dose. The necessity of a radiation dosimeter robust enough for the working environment has increased in the fields of aerospace, radio-therapy, atomic power plant facilities, and other places where radiation exists. The power MOSFET (Metal-Oxide Semiconductor Field-Effect Transistor) has been tested for use as a gamma radiation dosimeter by measuring the variation of threshold voltage based on the quantity of dose, and a maximum total dose of 30 krad exposed to a $^{60}Co$ ${\gamma}$-radiation source, which is sensitive to environment parameters such as temperature. The gate oxide structures give the main influence on the changes in the electrical characteristics affected by irradiation. The variation of threshold voltage on the operating temperature has caused errors, and needs calibration. These effects can be overcome by adjusting gate oxide thickness and implanting impurity at the surface of well region in MOSFET.

• JSTS:Journal of Semiconductor Technology and Science
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• 제10권1호
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• pp.20-27
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• 2010

Modeling is essential to simulate the operation of integrated circuit (IC) before its fabrication. Seeing a large number of Metal-Oxide-Silicon Field-Effect-Transistor (MOSFET) models available, it has become important to understand them and compare them for their pros and cons. The task becomes equally difficult when the complexity of these models becomes very high. The paper reviews the mainstream models with their physical relevance and their comparisons. Major short-channel and quantum effects in the models are outlined. Emphasis is set upon the latest compact models like BSIM, MOS Models 9/11, EKV, SP etc.

• 정보처리학회논문지B
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• 제17B권1호
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• pp.9-14
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• 2010

본 논문에서는 다중 센서를 선택하는 냄새 인식 시스템에서 최적의 센서 조합을 선택하기 위하여 통계적 분석 기반의 센서 사이의 상관계수를 이용하는 방법을 제안한다. 제안하는 센서 결정 방법은 금속 산화물 반도체(Metal Oxide Semiconductor : MOS) 센서 어레이를 사용하여 냄새 데이터를 획득한 후 획득한 냄새의 상관도를 기반으로 적합한 센서를 결정한다. 우선 측정 대상이 유사한 MOS 가스센서 중 응답의 크기가 작고 변화가 낮은 센서를 제외하여 총 16개의 센서를 선별한다. 입력되는 냄새로부터 16개의 센서를 사용하여 냄새 DB를 구축하고 각 센서별 상관계수를 계산한 후 상관도가 낮은 센서를 선택한다. 선택된 센서는 유사한 응답 특성을 갖는 센서를 제거한 것이며 제안한 방법으로 최적의 센서를 결정 할 수 있다. 제안된 센서 결정 방법의 성능 평가를 위해 꽃 냄새 인식 시스템에 적용하였다. 상관계수를 이용한 꽃 냄새 인식 시스템에 제안한 방법을 적용한 결과로 16개의 센서를 사용할 경우 95.67%의 인식률을 보이는 반면 제안한 센서 결정 방법을 적용한 꽃 냄새 인식 시스템은 6개를 사용한 경우 94.67%, 8개의 센서를 사용한 경우 96%의 인식률을 도출하는 것을 확인하였다.

• 한국세라믹학회지
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• 제33권5호
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• pp.572-582
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• 1996

전류밀도, 70mA/cm2와 전류인가시간, 5초, 10초 조건의 양극반응으로 다공성 실리콘을 제작하여 800~110$0^{\circ}C$에서 열산화시킨 후 AI 전극을 증착시켜 만든 MOS(Metal Oxide Semiconductor) 구조의 C-V(Capacilance-Voltage) 특성을 조사하였다. 800, 90$0^{\circ}C$의 저온과 20~30분 이내의 단시간 산화에서는 산화막의 유전상수가 보통의 열산화막보다 크게 나타나고, 산화온도가 110$0^{\circ}C$의 고온과 60분 이상의 장시간 산화의 경우에는 3.9에 근접한 값을 갖는다. 이는 다공성 실리콘 산화막내에 존재하는 산화되지 않은 silicon들에 의한 효과와 표면적 증가에 의한 정전용량의 증가 효과가 복합적으로 작용하는 것이 그 원인이라 생각된다.

• 전기전자학회논문지
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• 제22권2호
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• pp.356-361
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• 2018

고온에서 이용 가능한 수소 센서에 관해 연구하였다. 센서는 $Pd/Ta_2O_5/SiC$으로 구성된 MOS 구조로 제작되었으며, $Ta_2O_5$ 박막은 급속 열 산화법(RTO)법으로 형성하였다. 본 연구에서는 3가지 다른 패턴의 팔라듐(Pd) 전극으로 만든 센서를 제작하여, Pd 전극의 형태가 응답 특성에 미치는 영향을 고찰하였다. 그 결과, 센서는 Pd 전극의 채워진 면적이 클수록, 정전용량의 응답특성이 개선됨을 확인하였다.