• 대한전자공학회논문지SD
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• 제38권1호
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• pp.55-68
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• 2001

본 논문에서는 기존의 P(캐리전파)/G(캐리발생) 블록을 가진 ALU구조에서 발생되는 글리칭 전력소모를 최소화시킨 새로운 구조에 대해서 기술한다. 일반적으로 회로에서 발생되는 많은 글리치가 다음 단 회로로 전파될 때, 필요 없이 많은 전력소모가 발생된다. 따라서 본 논문에서는 ALU의 P/G 블록에서 발생되는 글리치를 제거하는 구조를 제안하였다. P/G블록에서 글리치가 제거되면 다음 단인 Sum 발생 블록에서 글리치에 의한 신호천이가 줄어들고, 이에 따라 전력소모가 줄어든다. P/G 블록의 출력 단에 발생되는 글리치 제거를 위해, 기존의 P/G블록내에 래치를 삽입하였다. 래치의 인에이블 신호는 P/G블록의 출력 인에이블 시간을 제어함으로써, P/G블록의 출력 단의 글리치를 제거시키는 역할을 한다. 16비트 ALU를 구현하여 HSPICE로 모의 실험한 결과, 제안한 구조는 지연시간의 증가가 거의 없으면서 약 28%의 글리칭 전력소모가 감소되었다.

• 전기전자학회논문지
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• 제21권1호
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• pp.7-12
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• 2017

본 논문에서는 Latch-up 면역과 우수한 면적 효율성을 갖는 고전압용 ESD 보호회로를 제안한다. 제안된 회로는 기존의 SCR에 대하여 플로팅 영역 삽입과 세그먼트 레이아웃 기법을 적용함에 따라 매우 높은 홀딩 전압을 갖는다. 제안된 ESD 보호회로는 세그먼트 레이아웃 기법을 이용하여 높은 면적 효율을 지닌다. 제안된 소자는 일반적인 SCR의 3.39V의 홀딩 전압과 비교하여 21.67V의 높은 홀딩 전압을 가진다. 제안된 소자의 전기적 특성은 Synopsys사의 TCAD를 통해 검증하였으며, 0.18 BCD 공정을 이용한 실제 제작을 통해 증명하였다.

• 한국항공우주학회지
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• 제34권2호
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• pp.56-67
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• 2006

위성개발 시 비용의 절감과 효율적인 설계 보장을 위해 신뢰성과 고장모드 분석이 필요하지만, COTS 소자를 사용하는 소형위성의 경우 통상 제작자로부터 소자에 대한 실패율이 제공되지 않기 때문에 신뢰성 계산이 어렵다. 이 논문에서는 실패율 예측을 위해 MIL-HDBK-217F의 시험적/경험적 데이터에 기초한 방법을 사용하였고, MIL-HDBK -217F에서 고려되지 않은 방사능 환경을 실패율 예측에 반영하기 위해 방사능 효과들 중 신뢰도에 영향을 미칠 수 있는 $10^-9$failures/device/$10^6$hours 이상의 발생확률을 갖는 SEL 발생확률을 실패율 예측 결과에 추가로 반영하였다. 결국 본 논문은 실패율이 제공되지 않는 COTS 소자를 사용하는 저가 소형위성에 대해 통계적 기법을 이용한 새로운 신뢰성 해석 방법을 제안하고, 현재 개발 중인 25kg급의 초소형위성인 HAUSAT-2에 이 방법을 적용하여 분석한 결과를 보여준다.

• 전기전자학회논문지
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• 제24권4호
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• pp.1156-1161
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• 2020

본 논문에서는 기존 단방향 SCR의 구조적인 변경을 통해 향상된 전기적 특성을 갖는 새로운 ESD 보호회로를 제안한다. 제안된 ESD 보호회로는 삽입 된 N+ Floating 및 P+ Floating 영역으로 인해 높은 Holding Voltage 특성을 가져 Latch-up 면역특성이 향상되었다. 또한 구조적인 변경으로 모든 4가지 유형(PD, PS, ND, NS)의 Zapping Mode에서 ESD 방전이 가능하므로 단방향 SCR보다 우수한 면적효율을 가진다. 그리고 기생 바이폴라 트랜지스터의 베이스 길이에 해당하는 P+ floating, N+ floating 길이와 P+ floating과 N+ floating 사이의 거리를 설계변수로 지정하였으며, 높은 Holding Voltage를 갖는 것을 Synopsys 사의 TCAD Simulator를 통해 검증하였다.

• 한국소프트웨어감정평가학회 논문지
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• 제16권2호
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• pp.109-115
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• 2020

본 논문에서는 어댑터나 배터리에 의해 단일전원을 공급받는 IT기기에서, 저렴한 buck 소자를 이용해 마이너스 전압을 발생할 때 발생하는 문제점을 분석하였다. 원인 분석을 위해 buck 소자의 동작원리와 inverter 회로의 원리를 살펴보고, buck 소자를 이용해 inverter 회로를 구성했을 떄의 회로적 특성을 분석하였다. 분석 결과 buck 소자를 이용한 inverter회로는 초기에 큰 기동전류가 필요함을 확인하였으며, 특히 전원을 공급하는 회로에서 기동전류에 미치지 못하는 전류용량일 경우 래치 업 현상과 유사한 상태에 빠질 수 있음을 확인하였다. 분석결과를 확인하기위해 실험회로를 구성하고 입력전류를 확인한 결과, 공급전류가 충분한 경우 과전류가 흐르면서 기동됨을 확인하고, 공급전류가 충분치 않은 경우에는 회로가 기동하지 못해 래치 업 현상이 발생해 회로 전체가 위험상태에 도달함을 확인하였다.

• Design & Manufacturing
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• 제17권3호
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• pp.15-20
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• 2023

In the fine blanking process, which is a press operation known for producing parts with narrow clearances and high precision through the application of high pressure, die roll often occurs during the shearing process when the punch penetrates the material. This die roll phenomenon can significantly reduce the functional surface of the parts, leading to decreased product performance, strength, and fatigue life. In this research, we conducted an in-depth analysis of the factors influencing die roll in the curvature area of the fine blanking process and identified its root causes. Subsequently, we designed and experimentally verified a die roll reduction process specifically tailored for the door latch manufacturing process. Our findings indicate that die roll tends to increase as the curvature radius decreases, primarily due to the heightened bending moment resulting from reduced shape width-length. Additionally, die roll is triggered by the absorption of initial punch energy by scrap material during the early shearing phase, resulting in lower speed compared to the product area. To mitigate the occurrence of die roll, we strategically selected the Shaving process and carefully determined the shaving direction and clearance area length. Our experiments demonstrated a promising trend of up to 75% reduction in die roll when applying the Shaving process in the opposite direction of pre-cutting, with the minimum die roll observed at a clearance area length of 0.2 mm. Furthermore, we successfully implemented this approach in the production of door latch products, confirming a significant reduction in die roll. This research contributes valuable insights and practical solutions for addressing die roll issues in fine blanking processes.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1999년도 하계학술대회 논문집 D
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• pp.1953-1955
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• 1999

The effects of the local lifetime control on the characteristics of IGBT are investigated using the 2-dimensional device simulator, MEDICI. Many lumped resistive turn-off simulations are carried out to analyze the effects of the minority carrier lifetime, the width, and the position of the region with a reduced local minority carrier lifetime. As a result of these simulations, it is concluded that the on state voltage drop$(V_{CE,SAT})$ is only slightly increased while the switching behavior is greatly improved if the low lifetime region is properly set. And these results are compared with IGBTs having uniform lifetime.

• Transactions on Electrical and Electronic Materials
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• 제10권2호
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• pp.44-48
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• 2009

A simulation study of a 10-bit two-stage DAC was done by using a conventional current switch cell. The DAC adopts the segmented architecture in order to reduce the circuit complexity and the die area. The 10-bit CMOS DAC was designed in 2 blocks, a unary cell matrix for 6 MSBs and a binary weighted array for 4 LSBs, for fabrication in a 0.35-${\mu}m$ CMOS process. To cancel the accumulation of errors in each current cell, a symmetrical switching sequence is applied in the unary cell matrix for 6 MSBs. To ensure high-speed operation, a decoding circuit with one stage latch and a cascode current source were developed. Simulations show that the maximum power consumption of the 10-bit DAC is 74 mW with a sampling frequency of 100 MHz.

• 한국정보처리학회논문지
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• 제1권2호
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• pp.272-278
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• 1994

본 논문에서는 BIST(Built-In Self Test)시 순서회로내의 조합회로를 pseudoexhaustive 시험하는데 필요한 테스트 패턴 생성기와 응답 분석기를 제안한다. 제안하는 테스트 패턴 생성기는 테스트 패턴의 초기값을 스캔 인 할 수 있고, exhaustive test pattern 을 생성할 수 있다. 또한, 응답 분석기는 회로의 응답을 분 석할 수 있을 뿐만 아니라 응답 결과를 스캔 아웃할 수 있다. 이러한 테스트 패턴 생 성기와 응답분석기는 SRL과 LFSR을 결합하여 설계하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2012년도 춘계학술대회
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• pp.588-591
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• 2012

인터넷 사용량의 증가와 네트워크 망 기술의 발달로 인해 데이터는 대용량화 되어지는 반면 휴대기기는 고속화와 소형화가 되어 지면서 직렬 포트를 이용한 외부 장치들과 데이터 송 수신이 가능한 인터페이스가 요구되고 있다. 본 논문에서는 16바이트의 버퍼링을 제공하는 UART 인터페이스를 HDL로 설계하여 내부 모듈과 외부 장치들 간의 데이터 전송이 가능하도록 하였고, Modelsim 6.1로 시뮬레이션 하였다.