• Journal of information and communication convergence engineering
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• 제6권3호
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• pp.289-293
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• 2008

In this paper, we propose the hardware architecture to accelerate 2D Vector graphics process for mobile devices. we propose the Transformation Unit Architecture that considerates the operation dependency. It has 3 cycles excution time and uses 2 multipliers and 2 adders. Proposed paint generation unit uses a LUT method, so it does not execute color interpolation which needs to be calculated every time. The proposed OpenVG 1.0 Accelerator achieved a 2.85 times faster performance in a tiger model.

• 전기전자학회논문지
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• 제12권2호
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• pp.124-130
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• 2008

벡터 그래픽스는 좌표 정보를 이용하여 이미지를 표현하기 때문에 이미지 퀄리티의 손실 없이 쉽게 확대 축소가 가능하며, 일반적으로 래스터 그래픽스로 표현되는 이미지보다 더 작은 파일 크기를 가진다. 본 논문에서 제안하는 벡터 그래픽 가속기는 개선된 스캔라인 엣지 플래그 방식을 사용하여 엣지의 정렬과정을 수행하지 않고 렌더링을 수행할 수 있도록 설계되었으며 OpenVG 2D 벡터 이미지를 사용하여 검증되었다. 본 논문에서 제안하는 가속기는 Tiger image를 기준으로, 테셀레이션을 수행하는데 12ms, 전체 이미지 렌더링에 208ms의 시간이 소요되며, Tiger image 기준으로 약 초당 5 프레임의 성능을 가진다.

• 한국멀티미디어학회논문지
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• 제11권10호
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• pp.1460-1470
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• 2008

최근 휴대용 기기의 성능이 향상되면서 다양한 형태의 메뉴 구성과, 메일 및 이차원 지도 등의 표현에 벡터 그래픽을 많이 도입하고 있다. 본 논문은 모바일 기기에서 많이 사용되고 여는 이차원 벡터의 처리 기술인 OpenVG (Open Vector Graphics)의 하드웨어 가속기를 제안했다. 제안된 하드웨어 가속기는 그래픽에서 처리가 빈번한 렌더링(rendering)의 각 기능을 분석하여 하드웨어 구현에 적합하도록 나누고, 그 알고리즘을 설계 및 검증하여 HDL (Hardware Description Language)로 FPGA (Field Programmable Gate Array)에 이식하여 구현되었으며, 알렉스 처리기에 비하여 약 4배의 빠른 처리속도를 보였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(2)
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• pp.357-360
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• 2002

This paper is proposed about an efficient pipelined architecture for 3D graphics accelerator to reduce Cache miss ratio. Because cache miss takes a considerable time, about 20∼30 cycle, we reduce cache miss ratio to use pre-fetch. As a result of simulation, we figure out that the miss ratio of cache depends on the size of tile, cache memory and auxiliary cache memory. We can save 6.6% cache miss ratio maximumly.

• 전자공학회논문지A
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• 제28A권5호
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• pp.398-406
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• 1991

This paper presents a graphics accelerator for fast image generation. The accelarator has three major functional blocks: linear interpolator, multipliers and Edgee Painting Tree. Linear interpolator with coupled binary tree structure interpolates functional values of two end points. Two multipliers compute input values of interpolator in parallel. Mask pattern which removes out invalid data is generated by Edge Painting Tree. The proposed architecture in this paper is responsible for 64 pixels and can process about 5,900 10x10polygons per second.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2008년도 춘계종합학술대회 A
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• pp.298-301
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• 2008

벡터 그래픽스는 수학적 정보를 이용하여 이미지를 표현하기 때문에 이미지 손상 없이 쉽게 확대 축소가 가능하며, 비트맵 방식으로 표현되는 이미지보다 더 작은 파일 크기를 가진다. 본 논문에서 제안하는 벡터 그래픽 래스터라이저는 개선된 스캔라인 엣지 플래그 방식을 사용하여 설계되었으며 클리핑과 슈퍼샘플링 과정을 같이 수행한다. OpenVG 2D 벡터 이미지를 사용하여 검증되었다. 본 논문에서 제안하는 가속기는 Tiger image의 랜더링에 초당 5 프레임의 성능을 가진다.

• 한국인터넷방송통신학회논문지
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• 제10권5호
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• pp.97-103
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• 2010

2차원 그래픽을 3차원 그래픽으로 변환하기 위한 삼차원 그래픽 알고리즘들은 복잡하고 다양한 기법의 사용으로 인하여 대규모의 반복 연산이 요구되고, 이로 인하여 실시간 삼차원 그래픽의 처리가 어려운 경우가 많다. 본 논문은 삼차원 그래픽 처리와 관련된 여러 가지 알고리즘 중에서 Phong Shading 알고리즘의 병렬처리 방법과 고속 하드웨어 처리를 위한 삼차원 그래픽 가속기에 관한 것으로, Park's 다중접근 기억장치와 다수의 연산기로 구성된 SIMD처리기를 사용한 삼차원 그래픽 가속기 구조를 제안하고 있으며, 제안된 가속기 구조를 HDL을 사용한 시뮬레이션을 통해 본 논문에서 제안된 삼차원 그래픽 가속기에 의해 복잡한 알고리즘을 갖은 어떠한 삼차원 그래픽 알고리즘도 병렬 처리 알고리즘을 적용하여 SIMD 가속기에 의한 실시간 처리가 가능함을 보였다.

• 한국게임학회 논문지
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• 제6권4호
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• pp.63-70
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• 2006

본 논문에서는 모바일 3D 그래픽 가속기의 텍스쳐 데이터 메모리 지연시간을 감소하기 위해 사용하는 텍스쳐 캐쉬의 다양한 저전력 구조를 고찰하였다. 또한 텍스쳐 필터링 알고리즘에 따라서 가변적 전력 모드 전환 기준을 갖는 텍스쳐 캐쉬를 설계하였다. 각 텍스쳐 캐쉬 구조의 성능 비교 분석을 위하여 Quake 게임 엔진을 벤치마크로 사용한 트레이스 기반의 시뮬레이션을 수행하였다. 또한 저전력 텍스쳐 캐쉬 구조에 적합한 텍스쳐 필터링 알고리즘에 따라서 가변적 전력 모드 전환 기준을 갖는 알고리즘을 제안하고 시뮬레이션을 통하여 검증하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2008년도 하계종합학술대회
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• pp.761-762
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• 2008

This paper presents a hardware accelerator for accelerating vector graphics applications based on the OpenVG standard. Since our design mainly targets embedded applications, we focus on efficient uses of limited resources, especially the memory bandwidth. The designed accelerator can process the images of $640{\times}240$ pixels with moderate complexity at the rate of 30 frames per second.

• Journal of information and communication convergence engineering
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• 제6권3호
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• pp.285-288
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• 2008

Most of multimedia processors for 2D/3D graphics acceleration use a lot of integer/floating point arithmetic units. We present a new architecture with an efficient ALU, built in a smaller chip size. It reduces instruction cycles significantly based on a foundation of multi-thread operation, variable length instruction words, dual phase operation, and phase instruction's coordination. We can decrease the number of instruction cycles up to 50%, and can achieve twice better performance.