• 전기전자학회논문지
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• 제11권1호통권20호
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• pp.54-60
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• 2007

본 연구에서는 고속 I/0 인터페이스용 ESD(Electro-Static Discharge)보호소자로서 SCR(Silicon Controlled Rectifier)구조에 기반한 새로운 구조의 ESD보호소자인 N/P-type Low Voltage Triggered Silicon-Controlled Rectifier(NPLVTSCR)을 제안하였다. 제안된 NPLVTSCR은 기존 SCR이 갖는 높은 트리거 전압($\sim$20V)을 낮추고 ($\sim$5V) 또한 정상상태에서의 보호소자의 래치업 현상을 줄일 수 있다. 본 연구에서 제안된 NPLVTSCR의 전기적 특성 및 ESB감내특성을 확인하기 위하여 TCAD툴을 이용하여 시뮬레이션을 수행하였으며, 또한 TSMC 90nm공정에서 테스트 패턴을 제작하여 측정을 수행하였다. 시뮬레이션 및 측정 결과를 통해, NPLVTSCR은 PMOS 게이트 길이에 따라 3.2V $\sim$ 7.5V의 트리거링 전압과 2.3V $\sim$ 3.2V의 홀딩전압을 갖으며, 약 2kV의 HBM ESD 감내특성을 갖는 것을 확인 할 수 있었다.

• 대한전자공학회논문지SD
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• 제41권11호
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• pp.29-34
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• 2004

본 논문에서는 molecular beam epitaxy (MBE)로 성장한 AlGaN/InGaN/GaN high electron-mobility transistors (HEMTs)의 선형성과 RF dispersion 특성을 조사하였다. 전극 길이가 0.5 ㎛인 AlGaN/InGaN HEMT는 최대 전류 밀도가 730mA/mm, 최대 전달정수가 156 mS/mm인 비교적 우수한 DC 특성과 함께, 기존의 AlGaN/GaN HEMT와는 달리 높은 게이트 전압에도 완만한 전류 전달 특성을 보여 선형성이 우수함을 나타내었다. 또한 여러 다른 온도에서 측정한 펄스 전류 특성에서 소자 표면에 존재하는 트랩에 의한 전류 와해 (current collapse) 현상이 발생되지 않음을 확인하였다. 이 연구 결과는 InGaN를 채널층으로 하는 GaN HEMT의 경우 선형성이 우수하고, 고전압 RF 동작조건에서 출력저하가 발생하지 않는 고출력 소자를 제작할 수 있음을 보여준다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2010년도 추계학술대회
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• pp.715-717
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• 2010

본 연구에서는 MicroTec4.0을 이용하여 더블게이트 MOSFET의 문턱전압이하특성을 채널도핑농도의 변화에 따라 분석하였다. DGMOSFET는 구조상 단채널효과를 감소시킬 수 있다는 장점 때문에 많은 연구가 진행중에 있다. 이에 DGMOSFET에서 단채널효과로서 잘 알여진 문턱전압이하 스윙 및 문턱전압 등을 반도체소자 시뮬레이이터인 MicroTec을 이용하여 분석하고자 한다. 나노소자인 DGMOSFET의 구조적 특성도 함께 고찰하기 위하여 채널의 두께, 길이, 폭 등 크기요소에 따라 분석하였다. 본 논문에서 사용한 MicroTec 프로그램은 여러 논문에서 수치해석학적 값과 비교하여 그 타당성이 입증되었으므로 이 모델을 이용하여 DGMOSFET의 문턱전압이하특성을 분석하였다.

• 한국정보디스플레이학회:학술대회논문집
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• 한국정보디스플레이학회 2003년도 International Meeting on Information Display
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• pp.191-192
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• 2003

For the CNT-FED to be cost-effective, many efforts for the lower voltage operation have been made in the under-gate cathode structure. In this study, the effects of the frit proportion in the CNT paste, cathode electrode width, CNT-to-counter electrode gap, and the CNT length in the cathode structure were examined.

• JSTS:Journal of Semiconductor Technology and Science
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• 제15권5호
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• pp.490-496
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• 2015

We have grown AlN/GaN heterostructure which is a promising candidate for mm-wave applications. For the growth of the high quality very thin AlN barrier, indium was introduced as a surfactant at the growth temperature varied from 750 to $1070^{\circ}C$, which results in improving electrical properties of two-dimensional electron gas (2DEG). The heterostructure with barrier thickness of 7 nm grown at of $800^{\circ}C$ exhibited best Hall measurement results; such as sheet resistance of $215{\Omega}/{\Box}$electron mobility of $1430cm^2/V{\cdot}s$, and two-dimensional electron gas (2DEG) density of $2.04{\times}10^{13}/cm^2$. The high electron mobility transistor (HEMT) was fabricated on the grown heterostructure. The device with gate length of $0.2{\mu}m$ exhibited excellent DC and RF performances; such as maximum drain current of 937 mA/mm, maximum transconductance of 269 mS/mm, current gain cut-off frequency of 40 GHz, and maximum oscillation frequency of 80 GHz.

• 전기전자학회논문지
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• 제22권2호
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• pp.233-241
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• 2018

블록암호 알고리듬 ARIA, AES를 기반으로 GCM (Galois/Counter Mode) 인증암호를 지원하는 암호 프로세서를 경량화 구현하였다. 설계된 암호 프로세서는 블록암호를 위한 128 비트, 256 비트의 두 가지 키 길이와 5가지의 기밀성 운영모드 (ECB, CBC, OFB, CFB, CTR)도 지원한다. 알고리듬 특성을 기반으로 ARIA와 AES를 단일 하드웨어로 통합하여 구현하였으며, CTR 암호연산과 GHASH 연산의 효율적인 동시 처리를 위해 $128{\times}12$ 비트의 부분 병렬 GF (Galois field) 곱셈기를 적용하여 전체적인 성능 최적화를 이루었다. ARIA/AES-GCM 인증암호 프로세서를 FPGA로 구현하여 하드웨어 동작을 확인하였으며, 180 nm CMOS 셀 라이브러리로 합성한 결과 60,800 GE로 구현되었다. 최대 동작 주파수 95 MHz에서 키 길이에 따라 AES 블록암호는 1,105 Mbps와 810 Mbps, ARIA 블록암호는 935 Mbps와 715 Mbps, 그리고 GCM 인증암호는 138~184 Mbps의 성능을 갖는 것으로 평가되었다.

• 전자공학회논문지A
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• 제31A권12호
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• pp.80-90
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• 1994

To develop VLSI of higher packing density with 0.5.mu.m gate length of less, semiconductor devices require shallow junction with higher doping concentration. the most common method to form the shallow junction is ion implantation, but in order to remove the implantation induced defect and activate the implanted impurities electrically, ion-implanted Si should be annealed at high temperature. In this annealing, impurities are diffused out and redistributed, creating deep PN junction. These make it more difficult to form the shallow junction. Accordingly, to miimize impurity redistribution, the thermal-budget should be kept minimum, that is. RTA needs to be used. This paper reports results of the diffusion characteristics of PSG film by varying Phosphorus weitht %/ Times and temperatures of RTA. From the SIMS.ASR.4-point probe analysis, it was found that low sheet resistance below 100 .OMEGA./ㅁand shallow junction depths below 0.2.mu.m can be obtained and the surface concentrations are measured by SIMS analysis was shown to range from 2.5*10$^{17}$ aroms/cm$^{3}$~3*10$^{20}$ aroms/cm$^{3}$. By depending on the RTA process of PSG film on Si, LDD-structured nMOSFET was fabricated. The junction depths andthe concentration of n-region were about 0.06.mu.m. 2.5*10$^{17}$ atom/cm$^{-3}$ , 4*10$^{17}$ atoms/cm$^{-3}$ and 8*10$^{17}$ atoms/cm$^{3}$, respectively. As for the electrical characteristics of nMOS with phosphorus junction for n- region formed by RTA, it was found that the characteristics of device were improved. It was shown that the results were mainly due to the reduction of electric field which decreases hot carriers.

• 전기전자학회논문지
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• 제22권3호
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• pp.522-531
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• 2018

FIPS 186-2에 정의된 224-비트 소수체 타원곡선 암호와 2048-비트 키길이의 RSA 암호를 단일 하드웨어로 통합 구현한 공개키 암호 프로세서 EC-RSA를 설계하였다. ECC의 스칼라 곱셈과 RSA의 멱승 연산에 공통으로 사용되는 유한체 연산장치를 32 비트 데이터 패스로 구현하였으며, 이들 연산장치와 내부 메모리를 ECC와 RSA 연산에서 효율적으로 공유함으로써 경량화된 하드웨어로 구현하였다. EC-RSA 프로세서를 FPGA에 구현하여 하드웨어 동작을 검증하였으며, 180-nm CMOS 셀 라이브러리로 합성한 결과 11,779 GEs와 14 kbit의 RAM으로 구현되었고, 최대 동작 주파수는 133 MHz로 평가되었다. ECC의 스칼라 곱셈 연산에 867,746 클록 사이클을 소요되어 34.3 kbps의 처리율을 가지며, RSA의 복호화 연산에 26,149,013 클록 사이클이 소요되어 10.4 kbps의 처리율을 갖는 것으로 평가되었다.

• 한국전기전자재료학회논문지
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• 제25권1호
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• pp.1-5
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• 2012

In this paper, matching characteristic of MIM (metal-insulator-metal) capacitor with $Al_2O_3/HfO_2/Al_2O_3$ (AHA) structure is analyzed. The floating gate capacitance measurement technique (FGMT) was used for analysis of matching characteristic of the MIM capacitors in depth. It was shown that matching coefficient of AHA MIM capacitor is 0.331%${\mu}m$ which is appropriate for application to analog/RF integrated circuits. It was also shown that the matching coefficient has a more strong dependence on the width than length of MIM capacitor.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2014년도 제46회 동계 정기학술대회 초록집
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• pp.271-271
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• 2014

본 연구에서는 최근 다양한 전자 소자로써의 연구가 진행되고 있는 그라핀을 SiO2/Si 기판 위에 전자빔 식각(Electron-Beam Lithography)을 이용하여 후면 게이트 전극 구조의 그라핀 채널을 갖는 삼단자 소자를 형성하고 가스 유입이 가능한 진공 Probe Measurement System을 이용하여 금속 전극과 그라핀 간의 접촉저항 (Rc) 및 길이가 다른 채널저항(Rch)를 구하고, 채널 길이, 가스 유량, 온도, 게이트 전압에 따른 I-V 변화를 측정함으로써, 후면 게이트 전극 구조의 그라핀 채널을 갖는 삼단자 소자의 가스 센서로서의 가능성을 연구하였다. 후면 게이트 전극 구조의 그라핀 채널을 갖는 삼단자 소자는 전자빔 식각(Electron-Beam Lithography)에 의해 패턴을 제작하고 Evaporator를 이용하여 전극을 증착 하였다. 소자의 소스 (Source)와 드레인 (Drain)은 TLM (Transfer Length Method)패턴을 이용하여 인접한 두 개의 전극간 범위를 변화시키는 형태로 제작함으로써 소스-드레인간 채널 길이가 다르게 하였다. 이 때 전극의 크기는 가로, 세로 각각 $20{\mu}m$, $40{\mu}m$이며 전극간 간격은 $20/30/40/50/60{\mu}m$로 서로 다르게 배열 하였다. 제작된 그라핀 소자는 진공 Probe Measurement System 내에서 게이트 전압(VG)를 변화시킴으로써 VG 변화에 따른 소자의 특성을 평가하였는데, mTorr 상태의 챔버 내로 O2 가스를 주입하여 그라핀의 Dangling bond 및 Defect site에 결합 된 가스로 인한 전기적 특성의 변화를 측정하고, 이 때 가스의 유량을 50 sccm에서 500 sccm 까지 변화시킴으로써 전기적 특성 변화를 측정하여 센서 소자의 민감도를 평가하였다. 또한, 서로 다르게 배열한 소스-드레인 간의 채널 길이로 인하여 채널과의 접촉 면적에 따른 센서 소자의 민감도 또한 평가할 수 있었다. 그리고 챔버 내 온도를 77 K에서 400 K까지 변화시킴으로써 온도에 따른 소자의 작동 범위를 확인하고 소자의 온도의존성을 평가하였다.