에어브리지의 기생 커패시턴스의 영향을 분석하기 위해 CPW PHEMT의 기존 cold-FET 회로모델에 게이트-에어브리지의 기생 커패시턴스(C/sub ag/)차 드레인-에어브리지의 기생 커패시턴스(C/sub ad/)를 더해주었다. 또한 제안된 모델을 사용하여 소자의 parameter들을 추출하여, 그 존재를 확인하였다. 본 논문에서는 에어브리지에 의해 생성되는 기생 커패시턴스의 영향을 연구하기 위해 에어브리지의 여러 연결방법을 CPW PHEMT 제작에 접목시켰다. 또한 핀치오프상태의 cold-FET에 대한 개선된 등가회로 모델을 제시하여 에어브리지에 의한 기생 커패시턴스가 소자 특성에 어떤 영향을 주는 가를 분석하였다. 제작된 CPW PHEMT의 측정 결과로부터, 기생 커패시턴스 C/sub ag/와 C/sub ad/가 소자의 S/sub 21/ 이득을 감소시키는 중요한 요소임을 확인하였다.
본 연구에서는 이중게이트 MOSFET의 전도중심에 따른 문턱전압의 변화를 분석할 것이다. DGMOSFET에 대한 단채널효과 중 문턱전압의 이동은 정확한 소자동작에 저해가 되고 있다. 문턱전압분석을 위하여 포아송방정식의 분석학적 전위분포를 이용하였으며 이때 전하분포함수에 대하여 가우시안 함수를 사용함으로써 보다 실험값에 가깝게 해석하였다. 소자 파라미터인 채널길이, 채널두께, 게이트산화막두께 그리고 도핑농도 등에 대하여 전도중심의 변화에 대한 문턱전압의 변화를 관찰하였다. 본 연구의 모델에 대한 타당성은 이미 기존에 발표된 논문에서 입증하였으며 본 연구에서는 이 모델을 이용하여 문턱전압특성을 분석할 것이다. 분석결과 문턱전압은 소자 파라미터에 에 대한 전도중심의 변화에 크게 영향을 받는 것을 관찰할 수 있었다.
본 연구에서는 이중게이트 MOSFET의 전도중심에 따른 항복전압의 변화를 분석할 것이다. DGMOSFET에 대한 단채널효과 중 낮은 항복전압은 소자동작에 저해가 되고 있다. 항복전압분석을 위하여 포아송방정식의 분석학적 전위분포를 이용하였으며 이때 전하분포함수에 대하여 가우시안 함수를 사용함으로써 보다 실험값에 가깝게 해석하였다. 소자 파라미터인 채널길이, 채널두께, 게이트산화막두께 그리고 도핑농도 등에 대하여 전도중심의 변화에 대한 항복전압의 변화를 관찰하였다. 본 연구의 모델에 대한 타당성은 이미 기존에 발표된 논문에서 입증하였으며 본 연구에서는 이 모델을 이용하여 항복전압특성을 분석할 것이다. 분석결과 항복전압은 소자파라미터에에 대한 전도중심의 변화에 크게 영향을 받는 것을 관찰할 수 있었다.
본 연구에서는 이중게이트 MOSFET의 전도중심에 따른 문턱전압의 변화를 분석할 것이다. DGMOSFET에 대한 단채널효과 중 문턱전압의 이동은 정확한 소자동작에 저해가 되고 있다. 문턱전압분석을 위하여 포아송방정식의 분석학적 전위분포를 이용하였으며 이때 전하분포함수에 대하여 가우시안 함수를 사용함으로써 보다 실험값에 가깝게 해석하였다. 소자 파라미터인 채널길이, 채널두께, 게이트산화막두께 그리고 도핑농도 등에 대하여 전도중심의 변화에 대한 문턱전압의 변화를 관찰하였다. 본 연구의 모델에 대한 타당성은 이미 기존에 발표된 논문에서 입증하였으며 본 연구에서는 이 모델을 이용하여 문턱전압특성을 분석할 것이다. 분석결과 문턱전압은 소자파라미터에 에 대한 전도중심의 변화에 크게 영향을 받는 것을 관찰할 수 있었다.
본 논문은 게이트 채널 길이 0.13 [${\mu}m$]의 p-MOS 트랜지스터에서 음 바이어스 온도 불안정(NBTI) 전류 스트레스 인가에 의한 게이트유기 드레인 누설(GIDL) 전류를 측정 분석하였다. NBTI 스트레스에 의한 문턱전압의 변화와 문턱전압아래 기울기와 드레인 전류 사이에 상관관계로부터, 소자의 특성 변화의 결과로 열화에 대한 중요한 메카니즘이 계면 상태의 생성과 관련이 있다는 것을 분석하였다. GIDL 전류의 측정 결과로부터, NBTI 스트레스에 기인한 계면상태에서 전자-정공 쌍의 생성이 GIDL 전류의 증가의 결과를 도출하였다. 이런 결과로 부터, 초박막 게이트 산화막 소자에서 NBTI 스트레스 후에 증가된 GIDL 전류를 고려해야만 한다. 또한, 동시에 신뢰성 특성과 직류 소자 성능의 고려가 나노 크기의 CMOS 통신회로 설계의 스트레스 파라미터들에서 반드시 있어야 한다.
International Journal of Fuzzy Logic and Intelligent Systems
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제5권3호
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pp.206-215
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2005
In this paper, we propose a new design method of Genetic Algorithm Processor(GAP) and Evolvable Hardware(EHW). All sorts of creature evolve its structure or shape in order to adapt itself to environments. Evolutionary Computation based on the process of natural selection not only searches the quasi-optimal solution through the evolution process, but also changes the structure to get best results. On the other hand, Genetic Algorithm(GA) is good fur finding solutions of complex optimization problems. However, it has a major drawback, which is its slow execution speed when is implemented in software of a conventional computer. Parallel processing has been one approach to overcome the speed problem of GA. In a point of view of GA, long bit string length caused the system of GA to spend much time that clear up the problem. Evolvable Hardware refers to the automation of electronic circuit design through artificial evolution, and is currently increased with the interested topic in a research domain and an engineering methodology. The studies of EHW generally use the XC6200 of Xilinx. The structure of XC6200 can configure with gate unit. Each unit has connected up, down, right and left cell. But the products can't use because had sterilized. So this paper uses Vertex-E (XCV2000E). The cell of FPGA is made up of Configuration Logic Block (CLB) and can't reconfigure with gate unit. This paper uses Vertex-E is composed of the component as cell of XC6200 cell in VertexE
본 연구에서는 이중게이트 MOSFET에 대한 항복전압의 변화를 채널도핑 및 소자파라미터에 따라 이차원 전위분포모델을 이용하여 분석한 것이다. 낮은 항복전압은 전력소자동작에 저해가 되고 있으며 소자의 크기가 감소하면서 발생하는 단채널 효과에 의하여 이중게이트 MOSFET의 경우도 심각하게 항복전압이 감소하고 있다. 항복전압분석을 위하여 포아송방정식의 이차원 해석학적 전위분포모델을 이용하여 채널도핑농도와 소자 파라미터인 채널길이, 채널두께, 게이트산화막 두께 등에 대하여 항복전압의 변화를 관찰하였다. 분석결과 항복전압은 채널도핑 농도의 크기뿐만이 아니라 소자크기 파라미터에 대해서 커다란 변화를 보이고 있었으며 특히 채널도핑함수인 가우시안 함수의 형태에 따라서도 큰 변화를 보이고 있다는 것을 관찰할 수 있었다.
최근 환경, 의료분야에서 실시가 검출 및 인체 삽입형 pH 센서에 대한 요구가 증가하고 있다. 이에 본 연구에서는 생체적 합성이 우수한 그래핀을 이용하여 실시간 pH 검출이 가능한 센서를 개발하였다. Polyethylene terephthalate(PET) 기판에 전사된 그래핀 표면에 이온 용액속에서 동작하는 전계효과 트랜지스터(solution-gated field-effect transistors; SGFETs)를 제작하였으며 이를 이용하여 이온 용액의 pH를 검출하였다. 제작한 트랜지스터의 게이트 채널 길이는 $500{\mu}m$, 게이트 채널 폭은 8mm이다. 이온 용액속에서 트랜지스터 동작특성 및 pH 감도를 평가하기 위하여 드레인-소스 전압($V_{DS}$)에 따른 드레인-소스 전류($I_{DS}$) 및 게이트-소스 전압($V_{GS}$)에 따른 드레인-소스 전류($I_{DS}$)를 측정하였다. PET기판에 전사된 그래핀 위에 제작한 그래핀 SGFETs의 전류-전압 특성은 이온 용액내에서 매우 안정적으로 동작하였으며 그래핀 SGFETs의 Dirac point는 이온 용액의 pH값이 증가함에 따라 양의 방향으로 19.32 mV/pH씩 증가하였다.
본 연구에서는 distributed amplifer를 구성하는 cascode 단위이득단의 공통게이트의 게이트 단자에 가변 커패시터를 연결함으로써 출력 저항 값을 조절하는 방법을 제안한다. Cascode 이득단은 공통 소스 이득단에 비해 높은 이득, 높은 출력저항, 부성저항을 제공하는 등 여러 장점이 있지만 설계시 사용한 트랜지스터 모델이 부정확하고 공정변수가 달라진다면 이득이 떨어지기 시작하는 band edge에서 발진할 위험이 있다. 그러므로 회로가 제작된 이후에도 발진을 막을 수 있는 조절회로가 필요하게 되는데, cascode단위 이득단의 공통 게이트 단자에 연결된 가변 커패시터가 그 역할을 할 수 있다. 제작한 distributed amplifier를 측정해본 결과 가변 커패시터를 조절함으로써 이득 특성을 변화시킬 수 있었으며, 이는 회로의 안정도를 보장할 수 있음을 알 수 있었다. 49GHz의 밴드폭내에서 이득은 $8.92\pm0.82 dB$이며, 군지연은 41GHz 이내에서 $\pm9.3 psec$ 범위 이내였다. 사용된 모든 transistor는 GaAs 기반의 $0.15{\mu}m$ 게이트 길이를 가지 는 p-HEMT이며, distributed amplifier는 총 4개의 이득단으로 구성되어 있다.
기후변화에 의한 홍수 특성의 변화에 적극적으로 대처하기 위한 대규모 댐 건설의 추진이 환경성, 경제성 등과 같은 문제로 난해해 짐에 따라 강변저류지 또는 유수지 시설이 유역내 홍수 분담 측면에서 포함되기 시작하였다. 강변저류지는 주하도에 인접되고 제방으로 둘러쌓인 공간으로 홍수기에 월류구조물을 통하여 인위적으로 범람시키는 지역이다. 강변저류지 직하류에서의 홍수저감효과는 설계홍수수문곡선의 형상, 강변저류지의 저류용량 등에 추가하여 월류부 구조물의 형식, 길이 및 월류턱 표고에 따라 영향을 받는다. 본 연구는 표본지구인 청미천에서 주어진 수문곡선에 관하여 월류제 형식과 수문 형식에 따른 홍수저감효과를 비교코자 하였다. 월류부에서 수문형식이 월류제 형식보다 홍수저감효과가 더 크지만 수문형식에 의한 홍수저감율은 공학적 견지에서 보면 의미있는 수치가 아니기 때문에 수문형식을 선정할 때는 초기사업비, 운영 관리 비용 등을 신중히 고려해야 하는 것으로 분석되었다.
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[게시일 2004년 10월 1일]
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