• 전자공학회논문지
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• 제51권1호
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• pp.52-56
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• 2014

본 논문은 고효율 전력증폭기는 무선전력전송을 위한 게이트와 드레인 바이어스 조절 회로를 사용하여 설계하였다. 이 조절 회로는 PAE (Power Added Efficiency)를 개선하기 위해 사용되었다. 게이트와 드레인 바이어스 조절 회로는 directional coupler, power detector, and operational amplifier로 구성되어있다. 구동증폭기를 사용하여 고이득 2단 증폭기는 전력증폭기의 낮은 입력단에 사용되었다. 게이트와 드레인 바이어스 조절회로를 사용하여 제안된 전력증폭기는 낮은 전력에서 높은 효율성을 가질 수 있다. PAE는 80.5%까지 향상되었고 출력전력은 40.17dBm이다.

• ETRI Journal
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• 제19권2호
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• pp.35-47
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• 1997

A power amplifier operating at 3.3 V has been developed for CDMA/AMPS dual-mode cellular phones. It consists of linear GaAs power MESFET's, a new gate bias control circuit, and an output matching circuit which prevents the drain terminal of the second MESF from generating the harmonics. The relationship between the intermodulation distortion and the spectral regrowth of the power amplifier has been investigated with gate bias by using the two-tone test method and the adjacent channel leakage power ratio (ACPR) method of CDMA signals. The dissipation power of the power amplifier with a gate bias control circuit is minimized to below 1000 mW in the range of the low power levels while satisfying the ACPR of less than -26 dBc for CDMA mode. The ACPR of the power amplifier is measured to be -33 dBc at a high output power of 26 dBm.

• 대한전자공학회논문지TC
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• 제48권1호
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• pp.77-83
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• 2011

본 논문에서는 차세대 무선통신 중계기 및 기지국용 50W급 Doherty 전력증폭기를 설계 및 제작하였다. Doherty 전력증폭기의 보조증폭기를 구현하기 위하여 Gate 바이어스 조절회로를 사용하였다. Gate 바이어스 조절회로는 보조증폭기를 구현할 수 있으나 Doherty 전력증폭기의 출력특성을 개선하기에는 제한된 특성을 가졌다. 이를 해결하고자 Drain 바이어스 조절회로를 첨가였다. 그리고 Doherty 전력증폭기의 효율을 개선하고자 일반적인 2-way 구조가 아닌 3-way 구조를 적용하여 3-way GDCD(Gate and Drain Control Doherty) 전력증폭기를 구현하였다. 비유전율(${\varepsilon}r$) 4.6, 유전체 높이(H) 30 Mill, 동판두께(T) 2.68 Mill(2 oz)인 FR4 유전체를 사용하여 마이크로스트립 선로와 칩 캐패시터로 정합회로를 구성하였다. 실험결과 3GPP 동작 주파수 대역인 2.11GHz ~ 2.17GHz에서 이득이 57.03 dB이고, PEP 출력이 50.30 dBm, W-CDMA 평균전력 47.01 dBm, 5MHz offset 주파수대역에서 -40.45 dBc의 ACLR로써 증폭기의 사양을 만족하였다. 특히 3-way GDCD 전력증폭기인 일반전력증폭기에 비해 동일 ACLR에 대하여 우수한 효율 개선성능을 보였다.

• 대한전자공학회논문지TC
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• 제43권5호
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• pp.128-136
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• 2006

본 논문에서는 3GPP 중계기 및 기지국용 50W급 Doherty 전력증폭기를 설계 및 제작하였다. 이상적인 Doherty 전력증폭기는 효율개선과 고출력 특성이 뛰어나지만 이를 구현하기 위해서는 바이어스 조절이 어렵다. 이를 해결하고자 기존의 Gate 바이어스 조절회로를 가진 Doherty(GDCHD) 전력증폭기에 Drain 바이어스 조절회로를 첨가한 GDCHD(Gate and Drain Control Hybrid Doherty) 전력증폭기를 구현하였다. 실험결과 3GPP 동작주파수 대역인 $2.11{\sim}2.17\;GHz$에서 이득이 57.03 dB이고, PEP 출력이 50.30 dBm, W-CDMA 평균전력 47.01 dBm, 5MHz offset 주파수대역에서 -40.45 dBc의 ACLR 특성을 가졌으며, 각각의 파라미터는 설계하고자 하는 증폭기의 사양을 만족하였다. 특히 GDCHD 전력증폭기는 일반적인 Doherty 전력증폭기에 비해 ACLR에 따른 효율 개선성능이 우수하였다.

• 반도체디스플레이기술학회지
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• 제14권2호
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• pp.41-45
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• 2015

From 20nm technology node, the finFET has become standard device for ULSI's. However, the finFET process made stacking gate non-volatile memory obsolete. Some reported capacitor-less DRAM structure by utilizing the FBE. We present possible non-volatile memory device structure similar to the dual gate MOSFET. One of the gates is left floating. Since body of the finFET is only 40nm thick, control gate bias can make electron tunneling through the floating gate oxide which sits across the body. For programming, gate is biased to accumulation mode with few volts. Simulation results show that the programming electron current flows at the interface between floating gate oxide and the body. It also shows that the magnitude of the programming current can be easily controlled by the drain voltage. Injected electrons at the floating gate act similar to the body bias which changes the threshold voltage of the device.

• 한국전기전자재료학회논문지
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• 제21권8호
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• pp.687-694
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• 2008

This paper is focused on the improvement of MOS device reliability related to deuterium process. The injection of deuterium into the gate oxide film was achieved through two kind of method, high-pressure annealing and low-energy implantation at the back-end of line, for the purpose of the passivation of dangling bonds at $SiO_2/Si$ interface. Experimental results are presented for the degradation of 3-nm-thick gate oxide ($SiO_2$) under both negative-bias temperature instability (NBTI) and hot-carrier injection (HCI) stresses using P and NMOSFETs. Annealing process was rather difficult to control the concentration of deuterium. Because when the concentration of deuterium is redundant in gate oxide excess traps are generated and degrades the performance, we found annealing process did not show the improved characteristics in device reliability, compared to conventional process. However, deuterium ion implantation at the back-end process was effective method for the fabrication of the deuterated gate oxide. Device parameter variations under the electrical stresses depend on the deuterium concentration and are improved by low-energy deuterium implantation, compared to conventional process. Our result suggests the novel method to incorporate deuterium in the MOS structure for the reliability.

• 대한전자공학회논문지TC
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• 제42권3호
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• pp.1-8
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• 2005

본 논문에서는 3GPP 중계기 및 기지국용 60W급 Doherty 전력증폭기를 설계 및 제작하였다. Doherty 전력증폭기는 효율개선과 고출력 특성이 뛰어나지만 보조증폭기의 구현이 어렵다. 이를 해결하고자 일반적인 Doherty 전력증폭기에 보조증폭기의 Gate 바이어스 조절회로를 첨가한 GCHD(Gate Control Hybrid Doherty) 전력증폭기를 구현하였다. 실험결과 3GPP 동작주파수 대역인 $2.11\~2.17GHz$에서 이득이 62.55 dB이고, PEP 출력이 50.76 dBm, W-CDMA 평균전력 47.81 dBm, 5MHz offset 주파수대역에서 -40.05 dBc의 ACLR 특성을 가졌으며, 각각의 파라미터는 설계하고자 하는 증폭기의 사양을 만족하였다. 특히 GCHD 전력증폭기는 일반전력증폭기에 비해 ACLR에 따른 효율 개선성능이 우수하였다.

• 한국전자파학회논문지
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• 제19권8호
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• pp.807-813
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• 2008

본 논문에서는 선형성 증가를 위해 도허티 증폭기의 게이트 바이어스를 조정하는 방식을 제시하였다. 도허티 증폭기의 선형성 향상은 출력 결합 지점에서의 고조파 상쇄를 통해 이루어진다. 하지만 고조파의 상쇄는 그 크기와 위상이 출력 지점에서 같은 크기와 서로 다른 위상을 가지고 있어야 이루어질 수 있는데, 넓은 출력 전력 범위에서 위와 같은 조건을 만족시키는 것은 쉽지 않다. 선형성 증가를 위해 도허티 증폭기의 캐리어 증폭기와 피킹 증폭기의 선형성 특성을 입력 전력과 각 증폭기의 게이트 바이어스를 조정함으로써 살펴보았다. 살펴본 특성을 기본으로 하여 고조파 상쇄 전력 범위를 증가시키기 위해, 각 전력 레벨에 맞는 게이트 바이어스를 증폭기에 인가하였다. 게이트 바이어스 제어를 통한 선형성 향상을 알아보기 위해, 2.345 GHz에서 Eudyna사의 10-W PEP GaN HEMT EGN010MK 소자를 이용하여 도허티 전력 증폭기를 설계하였고, $P_{1dB}$로부터 10 dB back-off 지점인 33 dBm에서 고효율과 고선형성을 위해 최적화 되었다. WCDMA 1-FA 신호에 대해 제안된 게이트 바이어스 컨트롤 된 도허티 증폭기는 2.8 dB의 선형성 개선을 확인할 수 있었으며, 26 %의 PAE를 확인할 수 있었다. 또한, 802.16-2004 신호에 대해 RCE가 2 dB 증가됨을 확인할 수 있었다.

• Journal of Information Display
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• 제7권3호
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• pp.27-30
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• 2006

This paper presents a comprehensive study on threshold voltage $(V_{th})$ control of organic thin-film transistors (OTFTs) with dual-gate structure. The fabrication of dual-gate pentacene OTFTs using plasma-enhanced atomic layer deposited (PEALD) 150 nm thick $Al_{2}O_{3}$ as a bottom gate dielectric and 300 nm thick parylene or PEALD 200 nm thick $Al_{2}O_{3}$ as both a top gate dielectric and a passivation layer was investigated. The $V_{th}$ of OTFT with 300 nm thick parylene as a top gate dielectric was changed from 4.7 V to 1.3 V and that with PEALD 200 nm thick $Al_{2}O_{3}$ as a top gate dielectric was changed from 1.95 V to -9.8 V when the voltage bias of top gate electrode was changed from -10 V to 10 V. The change of $V_{th}$ of OTFT with dual-gate structure was successfully investigated by an analysis of electrostatic potential.

• 한국정보통신학회논문지
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• 제19권12호
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• pp.2892-2898
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• 2015

양극성 이중 독립 게이트 실리콘 나노와이어 전계 효과 트랜지스터를 새롭게 제안한다. 제안한 트랜지스터는 극성 게이트와 제어 게이트를 가지고 있다. 극성게이트의 바이어스에 따라서 N형과 P형 트랜지스터의 동작을 결정할 수 있고 제어 게이트의 전압에 따라 트랜지스터의 전류 특성을 제어할 수 있다. 2차원 소자 시뮬레이터를 이용해서 양극성 전류-전압 특성이 동작하도록 두 개의 게이트들과 소스 및 드레인의 일함수를 조사했다. 극성게이트 4.75 eV, 제어게이트 4.5 eV, 소스 및 드레인 4.8 eV일 때 명확한 양극성 특성을 보였다.