• 제어로봇시스템학회논문지
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• 제11권6호
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• pp.496-501
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• 2005

This paper presents experimental results of the frequency offset locking of He-Ne lasers and the stability analysis. The master laser is free running, and the slave laser is a single-mode operating laser. The frequency difference of two lasers is stabilized to 200 MHz which can be synchronized using PLL servo. The measured beat frequency between two lasers was 200.004 MHz ${\pm}$ 0.15 MHz. The square root of Allan variance as a measure of stability in time domain is also measured. The long-term stability of the beat was worse than sort-term stability. With a gate time $\tau=1000\;s$, the square root of Allan variance was about 1 GHz. The results of the square root of Allan variance of the stabilized beat signal was a gate time of $\tau=1000\;s$, the square root of Allan variance was about 1.5 kHz. The long-term stability was improved by more than several hundred times compared with that without the stabilization.

• 제어로봇시스템학회논문지
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• 제20권5호
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• pp.563-569
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• 2014

This article focuses on a hemispherical resonator gyro driven by the Coriolis effect. A hemispherical shell, called a resonator, is maintained in the resonance state by amplitude control and phase locking control. Parametric excitation has been used to control the amplitude. For rate measurement mode or FTR mode, nodal points have been kept to an amplitude of zero. Angular rate measurement has been demonstrated by rotating a resonator. Frequency mismatch between two stiffness principal axes is a major cause of low performance: vibrating pattern drift and reduced control effectiveness. This mismatch has been reduced significantly by the addition of small mass. A negative spring effect, which lowers resonance frequencies, has been verified experimentally.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.1189-1192
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• 2003

본 논문에서는 노이즈를 고려한 PLL를 설계하였다. 30Mhz∼300Mhz으로 동작하는 VCO를 설계하였다. VCO를 평균 250Mhz으로 동작하도록 하고 reference 주파수, 62.5Mhz로 locking하는 PLL를 설계를 하였다. 300Mhz PLL의 기본적인 구조로 PLL은 PFD(Phase frequency detector), CP(Charge Pump), LF(Loop filter), VCO(Voltage controlled Oscillator)와 Divider로 구성되었다. PFD과 CP는 Dead Zone를 줄이고, 큰 gm를 가지도록 설계를 하였다. PLL에서 가장 중요한 블락인, VCO는 One Chip으로 설계하기 위해 Ring Oscillator로 설계를 하였다. 2.5V 62.5MHZ의 외부 신호를 300MHZ을 발진하는 VCO에서 분주하여 clock synthesizer를 설계하였다. 본 논문은 Hynix0.25공정을 사용하여 설계를 하였으며, 2.5V의 공급 전원을 사용하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 ITC-CSCC -2
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• pp.969-972
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• 2000

This paper proposes 1.5V-3GHz CMOS PLL with a new delay cell for operating in high frequency and multi chained two stage VCO to improve phase noise performance. The proposed multi-chained architecture is able to reduce a timing jitter or a transition spacing and the newly VCO is operating in high frequency. The PFD circuit designed to prevent fluctuation of charge pump circuit under the locking condition. Simulation results show that the tuning range of proposed VCO is wide at 1.8GHz-3.2Ghz and power dissipation is 0.6mW.

• 한국통신학회논문지
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• 제27권5C호
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• pp.530-534
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• 2002

본 논문에서는 발진기의 안정도를 높이기 위해 2차 고조파를 병렬 궤환하는 새로운 구조로 자체 위상고정의 효과를 나타낼 수 있도록 제안하였다. 이 구조는 Hair-Pin 공진 발진기를 사용한 대역통과 여파기, 방향성 결합기, 기본주파수 발진기, 체배기, 그리고 출력전력의 궤환 및 격리를 위한 Wilkinson 전력분배기로 구성되었다. 제안된 발진기는 19.5GHz에서 2.5dBm의 출력을 나타내었으며 기본 주파수 억압 -25 dBc, 위상잡음은 중심주파수 19.5 GHz의 10 kHz offset 지점에서 -76.52 dBc/Hz의 안정된 특성을 얻었다.

• 한국전자파학회논문지
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• 제16권10호
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• pp.1020-1027
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• 2005

본 논문에서는 지능형 교통망(ITS)에 사용될 수 있도록 5.8 GHz 대역에서 경제적이며 초소형 RF 송신기 모듈을 구현하였다. LTCC 방식으로 설계하여 회로의 소형화와 함께 전기적 성능을 개선하였다. 제작된 모듈은 ASK 데이터 변조 장치, 주파수 합성기, 송신용 전력 증폭 회로 등으로 구성되었으며 모듈 크기는 0.8 CC이다. 측정결과 1.024 Mbps 데이터를 5.8 GHz의 주파수 대역으로 직접 ASK 변조시켜 출력 10 dBm 이상과 인접 채널 간섭비 -40 dBc 등의 RF 송신 성능을 나타낸다. 송신기의 신호원으로서 설계 제작된 주파수 합성기는 26 usec의 채널 이동시간(lock time)을 보여주며 중심 주파수에서 1 MHz 떨어진 지점에서 -115 dBc/Hz의 우수한 위상 잡음 특성을 나타낸다.

• 한국정밀공학회:학술대회논문집
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• 한국정밀공학회 2005년도 추계학술대회 논문집
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• pp.216-219
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• 2005

In precision length measurements using optical interferometry based on homodyne or heterodyne principles, it is crucial to have frequency-stabilized monochromatic light sources. To the end, we investigate the possibility of utilizing the optical comb constituted by ultrashort femtosecond pulse lasers generated from a gain medium of titanium-doped aluminium oxide $(Ti:Al_2O_3)$. The optical comb is stabilized by locking to the caesium atomic clock, which allows all the modes of the comb to maintain an extremely high level of frequency stabilization to precision of one part in $10^{16}$. Then, high precision length measurements are realized by extracting a single or group of particularly wanted optical frequency components or by adopting a third-party light source locked to the comb. Required measurement system setup will be presented in detail along with experimental results.

• 한국전자파학회논문지
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• 제29권11호
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• pp.842-850
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• 2018

본 논문에서는 VCO와 주파수검출기(frequency detector)에 각각 별도의 공진기를 사용하여 구성된 기존의 주파수-잠금회로(frequency locked loop: FLL) 구조 발진기를 개선하여, 단일-공진기로 구성된 주파수-잠금 회로를 이용한 구조가 단순화된 5-GHz 발진기의 설계제작을 보였다. 이때 공진기는 VCO 및 주파수검출기 구성에 공용으로 사용된다. 제작된 5-GHz 발진기는 고주파 성능이 우수한 Rogers사의 RO4350B와 상용 FR4 3층 기판을 이종-접합하여 구성하였으며, 주파수 잠금은 약 5 GHz에서 일어나며, 3.8 dBm의 출력을 갖는다. 위상잡음은 offset-주파수 1 kHz를 경계로 1 kHz 이상에서는 VCO의 위상잡음을, 1 kHz보다 낮을 때는 FLL 바탕잡음을 갖도록 하였다. 이와 같이 설정된 루프-필터에 대해 위상잡음의 개선은 offset-주파수 100 Hz에서 약 12 dB의 개선을 보였다.

• 대한전자공학회논문지TC
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• 제43권11호
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• pp.210-215
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• 2006

본 논문에서는 밀리미터파 대역의 수신 시스템을 위한 국부발진 시스템의 DPLL 시스템을 개발하였다. 이 국부발진 시스템의 구성은 $86{\sim}115GHz$의 Gunn 다이오드 발진기, diplexer와 고조파믹서 등을 포함하는 RF 프로세싱 부분과, Gunn 모듈레이터와 제어기를 포함하는 DPLL 시스템으로 구성된다. 본 논문에서 개발되는 DPLL 시스템의 가장 중요한 설계기준으로는 수퍼헤테로다인 형태의 밀리미터파 대역 수신기의 믹서로 인가되는 국부발진주파수 신호의 주파수와 출력전력의 안정성을 확보하는 것이다. 이러한 목적을 달성하기 위해서 기존에 사용되어왔던 아날로그 PLL 방식 대신에 DPLL 방식을 적용해 시스템을 설계 개발하였다. 이러한 목적 하에서 개발된 시스템의 성능을 확인하기 위해 장시간 동안의 주파수 및 출력전력의 안정성 시험을 수행한 결과 ${\pm}10Hz$ 이내의 안정된 주파수 특성과 $0.2{\sim}0.3dBm$의 매우 우수한 출력전력의 drift 특성을 갖고, 또한 locking 범위 역시 200MHz 정도로 매우 넓어 우주전파관측 수신시스템에 매우 적합함을 확인하였다.

• 대한전자공학회논문지SD
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• 제42권2호
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• pp.23-30
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• 2005

이 논문에서는 낮은 stand-by power 및 DLL의 재동작 후 fast relocking 구조를 가지는 저전력, 고속 VISI 칩용 DLL(지연 고정 루프) 기반의 다중 클락 발생기를 제안하였다. 제안된 구조는 주파수 곱셈기를 이용하여 주파수 체배가 가능하며 시스템 클락의 듀티비에 상관없이 항상 50:50 듀티비를 위한 Duty-Cycle Correction 구조를 가지고 있다. 또한 DAC를 이용한 디지털 컨트롤 구조를 클락 시스템이 standby-mode에서 operation-mode 전환 후 빠른 relocking 동작을 보장하고 아날로그 locking 정보를 레지스터에 디지털 코드로 저장하기 위해 사용하였다. 클락 multiplication을 위한 주파수 곱셈기 구조로는 multiphase를 이용한 feed-forward duty correction 구조를 이용하여 지연 시간 없이 phase mixing으로 출력 클락의 duty error를 보정하도록 설계하였다. 본 논문에서 제안된 DLL 기반 다중 클락 발생기는 I/O 데이터 통신을 위한 외부 클락의 동기 클락과 여러 IP들을 위한 고속 및 저속 동작의 다중 클락을 제공한다. 제안된 DLL기반의 다중 클락 발생기는 $0.35-{\mu}m$ CMOS 공정으로 $1796{\mu}m\times654{\mu}m$ 면적을 가지며 동작 전압 2.3v에서 $75MHz\~550MHz$ lock 범위와 800 MHz의 최대 multiplication 주파수를 가지고 20psec 이하의 static skew를 가지도록 설계되었다.