• 한국정보통신학회논문지
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• 제14권9호
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• pp.2071-2077
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• 2010

본 논문에서는 이미지 센서와 외부의 구성요소 들과의 정합 모듈을 FPGA(Field Programmable Gate Array)를 사용하여 설계하였다. 일반적으로, 저준위 이미지의 데이터를 동기화하기 위하여 SRAM이 요구된다. 본문에서는 신호와 픽셀 단위의 크기를 가진 이미지 신호를 동기화하기 위하여 FPGA를 사용하여 인터페이스의 정합 모듈을 설계함을 목적으로 한다. 본 논문에서는 픽셀 단위로 구현함으로써 고화질의 이미지를 얻을 수 있다. 사용한 이미지 센서와 TFT-LCD의 동작 주파수는 각각 50MHz와 6.5MHz이다. 또한, 구현한 대부분의 제어부는 FPGA에 내장되어 있고 Altera사의 Quartus II 저작도구를 사용하였으며, 설계된 논리 게이트의 수는 33,216 개다.

• 방송공학회논문지
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• 제18권5호
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• pp.669-679
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• 2013

본 논문에서는 실시간으로 스테레오 정합을 수행하기 위한 VLSI(Very Large Scale Integrated Circuit)구조를 제안한다. 스테레오 정합의 연산을 분석하여 중간 연산 결과를 재사용하여 연산량과 메모리 접근수를 최소화한다. 이러한 동작을 수행할 수 있는 스테레오 정합 연산 셀의 구조를 제안하고, 이를 병렬적으로 확장하여 탐색 범위 내의 모든 비용함수를 동시에 연산할 수 있는 하드웨어의 구조를 제안한다. 이러한 하드웨어 구조를 확장하여 2차원 영역에 대한 비용함수를 연산할 수 있는 하드웨어의 구조와 동작을 제안한다. 구현한 하드웨어는 FPGA(Field Programmable Gate Array) 환경에서 최소 250Mhz의 클록 주파수에서 동작이 가능하고, 64화소의 탐색범위를 적용한 경우에 $640{\times}480$ 스테레오 영상을 약 805fps의 성능으로 처리할 수 있다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2013년도 춘계학술대회
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• pp.635-637
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• 2013

본 논문에서는 실시간으로 스테레오 정합을 수행하기 위한 하드웨어 구조를 제안한다. 스테레오 정합의 연산을 분석하여 중간 연산 결과를 재사용하여 연산량과 메모리 접근수를 최소화한다. 이러한 동작을 수행할 수 있는 스테레오 정합 연산 셀의 구조를 병렬적으로 확장하여 탐색 범위 내의 모든 비용함수를 동시에 연산할 수 있는 하드웨어의 구조를 제안한다. 이러한 하드웨어 구조를 확장하여 2차원 영역에 대한 비용함수를 연산할 수 있는 하드웨어의 구조와 동작을 제안한다. 구현한 하드웨어는 FPGA 환경에서 최소 250Mhz의 클록 주파수에서 동작이 가능하고, 64화소의 탐색범위를 적용한 경우에 $640{\times}480$ 스테레오 영상을 약 813fps의 성능으로 처리할 수 있다.

• 한국통신학회논문지
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• 제27권10C호
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• pp.999-1007
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• 2002

본 논문에서는 DSSS (Direct Sequence Spread Spectrum) 수신기에서 초기동기 탐색에 사용될 수 있는 정합필터에 대해서 연구하였다. 하드웨어기술언어 (HDL)로 정합필터를 구현하기 위한 모델이 제시되었다. 제안된 모델은 고속 처리를 위해 병렬처리와 파이프라인 구조를 기반으로 하는데 환형버퍼, 곱셈기, 덧셈기, 코드참조표 등으로 구성되어 있다. 제안된 모델에 대해 성능을 분석하였고 일반적인 DSP (Digital Signal Processor)로 구현할 경우와 비교하였다. 제안된 모델을 FPGA (Field Programmable Gate Array)상에 구현하였고 타이밍 시뮬레이션 결과를 통해서 동작을 검증하였다.

• 방송공학회논문지
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• 제19권5호
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• pp.616-626
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• 2014

본 논문에서는 FPGA와 GPU를 이용한 실시간 스테레오 다시점 변환 시스템을 소개한다. 해당 시스템은 이종의 연산장치를 이용하며 그에 따라 크게 두 부분으로 나뉜다. 첫 번째 부분은 변이 추출 부분으로서 실시간 계산을 위해 FPGA기반으로 구현되었다. 기본적으로 DP(Dynamic programming) 기반의 스테레오 정합 방법을 통해 초기 변이 영상이 계산되며, 후처리를 통해 개선된다. 개선된 변이 영상은 USB3.0과 PCI-express를 통해 GPU 장치로 전송된다. 스테레오 입력 영상이 GPU장치로도 전송되면, 변이 영상의 변이 값을 이용하여 중간 시점에서의 영상을 합성한다. 생성된 시점 영상들은 무안경 다시점 3차원 디스플레이의 특성에 맞게 하나의 영상으로 화소 또는 부분화소 단위로 재배치되는 시점 다중화 과정을 거쳐 최종적으로 4K 무안경 다시점 디스플레이에 실시간으로 재생된다. 스테레오 정합을 제외한 나머지 연산은 모두 GPU에서 병렬처리된다

• 전기전자학회논문지
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• 제8권1호
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• pp.145-151
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• 2004

본 논문은 WCDMA와 같은 IMT-2000 통신 시스템에서 핵심적으로 사용되고 있는 디지털 정합 필터(Digital Matched Filter)의 최적화된 구조를 제안한다. 제안된 구조는 256칩 Hierarchical Golay sequence를 이용한 기존의 부분 상관 구조를 바탕으로 하는 디지털 정합 필터에 비하여 소비전력과 회로면적을 최소화 하고 효율적인 초기동기채널의 포착을 이루도록 한다. 기존의 부분 상관형 디지털 정합 필터는 부분 상관 구조를 적용하지 않은 디지털 정합 필터보다 상관 연산기의 크기가 감소하나 플립플롭의 크기가 그 이상으로 증가하는 역효과가 발생한다. 본 논문에서는 라운딩 스텝 기법을 적용하여 플립플롭의 크기를 감소시킨 부분 상관형 디지털 정합 필터를 제안하며, 제안된 구조는 기존의 방법에 비하여 면적 및 소비전력이 45%이상 감소한다. 제안된 구조는 Xillinx FPGA를 이용하여 검증하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2004년도 하계학술대회 논문집 A
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• pp.325-326
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• 2004

전력선통신(PLC: Power Line Communication)은 기존의 전기선을 이용하여 별도의 전용선 설치 없이 통신이 가능한 기술로서 효율적인 PLC 통신을 위해서는 가장 기본적인 기저대역의 송, 수신부상 의 원활한 데이터 전송이 이루어져야 한다. 본 논문에서는 확산대역방식의 PLC통신시스템의 수신부의 핵심모듈인 정합필터를 HDL(hardware description language)을 이용한 디지털 하드웨어인 에 위한 디지털 하드웨어인 FPGA(Field Programmable Gate Array)클 이용하여 구현하였다. 즉, 본 논문에서는 BPSK(Binary Phase Shift Keying) 변조 및 256칩 확산코드를 이용한 확산변조파형에 대한 디지털 정합필터를 FPGA로 구현하고 상관특성을 확인함으로서 모의실험상의 파형과 구현된 하드웨어상의 상관파형이 일치함을 확인하였다.

• 한국통신학회논문지
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• 제36권5B호
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• pp.429-436
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• 2011

G-PON은 FTTH를 효율적으로 구현하는 한 방편이며 이더넷, IP 패킷, TDM 신호 등을 수용할 수 있는 GEM 프레임을 가지고 있다. 그 중에서도 이더넷은 캠퍼스 가입자 액세스, 캐리어 서비스에 있어서 가장 널리 사용되는 제 2 계층 프로토콜이므로 G-PON 시스템은 이더넷 인터페이스를 우선적으로 제공해 주어야 한다. 본 논문은 G-PON TC 칩에서 이더넷 프로토콜을 수용하기 위해 ITU-T G984.3에서 제시한 Ethernet over GEM 규격을 바탕으로 기가급의 이더넷 정합기를 구현한다. 정합기는 각각의 이더넷 프레임을 하나 또는 여러 개의 GEM 프레임에 매핑하고 GEM 헤더 생성, 프레임의 캡슐화, 분할 및 재조립 기능을 가진다. 특히, 구현된 정합기는 규격에는 없지만 중요한 기능인 MAC 주소를 논리적 연결을 확인하는데 역할을 하는 port-ID로 바꾸어 주는 변환기를 내장하고 있다. 이 정합기는 FPGA로 구현되며 논리분석기와 이더넷 분석기를 이용하여 프레임 분할과 조립, 주소 학습 기능과 처리율 등을 확인한다.

• 전자공학회논문지S
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• 제35S권11호
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• pp.28-36
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• 1998

기지국간 비동기방식을 사용하는 CDMA 이동통신 방식에서는 handoff시 초기동기 획득시간이 빠른 초기동기 획득방식이 요구되므로 정합필터를 사용하는 초기동기획득 방식이 고려될 수 있다. Rayleigh fading 채널에서 non coherent QPSK/DS-SS방식으로 신호를 수신하는 model에서 정합필터방식으로 초기동기획득을 위해 소요되는 평균 초기동기 획득시간은 직렬상관방식에 비해 정합필터의 길이에 비례하여 단축됨을 분석하였다. 그러나, 종래의 정합필터 방식이 초기동기획득시간은 단축되지만 HW복잡도로 인한 구현상의 단점을 보완하기위해 본 논문에서는 기억소자를 이용한 HW 재사용에 의해 상관 연산을 반복해서 할 수 있는 설계방안을 제시하므로써 기존 정합필터의 HW복잡도를 정합필터 분할 길이 만큼 줄일 수 있도록 하였고, Altera MAXPlus Ⅱ FPGA로 simulation하므로써 기능을 입증하였다.

• 대한전자공학회논문지TC
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• 제40권4호
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• pp.10-21
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• 2003

최근의 광 가입자 정합모듈은 매우 빠른 속도로 출현되는 다양한 서비스를 쉽고, 효율적으로 수용하기 위해 고성능의 상용 네트워크 프로세서 칩을 대부분 사용하고 있다. 지금까지 많은 밴더들이 2.5Gbps급 네트워크 프로세서를 상용화하였지만, IBM NP4GS3만 2.SGbps 이상의 우수한 패킷 처리성능을 지원한다. 그러나 IBM NP4GS3는 스위치 인터페이스로 고속 DASL(Data-Aligned Synchronous Link) 인터페이스를 사용하기 때문에, NP Forum에 의해 표준화된 CSIX-Ll인터페이스를 사용하는 스위치 패브릭과는 정합할 수가 없다. 이에 따라 본 논문에서는 IBM NP4GS3를 이용한 광 가입자 정합모듈이 표준화된 스위치 패브릭과 효율적으로 정합할 수 있도록 IBM 상용 UDASL칩과 UTOPIA-L3와 CSIX-Ll인터페이스를 상호 변환하는 FPGA를 이용한 연동 구조 및 패킷 제어방법에 대해 고찰해본다.