• 대한전자공학회논문지SD
• /
• 제38권9호
• /
• pp.663-670
• /
• 2001

본 논문은 여러 이산 신호 처리(Digital Signal Processing)에서 많이 사용되는 FIR Filter의 전력 소모를 줄이는 새로운 방법을 제안한다. FIR Filter에서 소모되는 전력 중 곱셈기가 차지하는 비중이 매우 높다라는 사실과 2D 영상에서 이웃한 픽셀 값의 공간 상관성이 높다라는 성질을 이용하였다. 곱셈기의 입력인 영상 데이터를 상대적으로 상관성이 높은 상위 비트(MSBs)와 상관성이 낮은 하위 비트(LSBs)로 구분하고, 각각에 대해서 필터링을 수행하도록 하였다. 또한, 입력의 상위 비트와 필터 계수와의 곱셈 결과는 캐쉬 (cache)에 저장하여 재사용함으로써 불필요한 상위 비트의 연산을 줄이도록 하였다. 이러한 방법을 SMT(Separated Multiplication Technique)라 부르기로 한다. FIR Filter를 사용함에 있어 제안된 SMT를 이용하였을 경우에 15%정도의 전력 이득 효과를 얻을 수 있었다.

• 전자공학회논문지D
• /
• 제36D권1호
• /
• pp.63-73
• /
• 1999

본 논문에서는 저전력/고속 디지털 FIR 필터를 위한 새로운 파이프라인 구조를 제안한다. 제안된 파이프 라인 구조는 입력 데이터와 계수간 곱셈의 일부를 입력 지연단에서 수행하도록 하는 리타이밍 기법을 사용하여 속도를 향상시켰으며 공급전압을 낮추는 방법을 병행하여 전력을 감소시켰다. 제안된 파이프라인 구조를 적용하여 PRML 디스크 드라이브용 8 탭 FIR 필터를 설계하고 0.8${\mu}m$ CMOS 공정을 이용하여 제작하였다. 실험결과 설계된 FIR 필터는 3.3.V에서 최대 192 MHz까지 동작하였으며 이 때 1.22 mW/MHz의 전력을 소모하였다. 결과적으로 제안된 구조의 FIR 필터는 기존의 구조에 비해 약 16%의 속도가 향상되었으며 같은 데이터 처리능력을 가질 때 약 23%의 전력 감소 효과를 갖는다.

• 한국통신학회논문지
• /
• 제15권11호
• /
• pp.909-920
• /
• 1990

• 한국통신학회논문지
• /
• 제36권7C호
• /
• pp.451-458
• /
• 2011

MAXFLAT(maximally flat) FIR필터 설계는 폐쇄형 솔루션을 제공하는 장점이 있으나 설계의 정확성을 위하여 평탄차수를 정확하고 효율적으로 결정하는 문제가 아직 남아 있다. 본 논문에서는 폐쇄형 솔루션에서 주파수영역 오차함수를 모델링하고 분석하므로 써 직접적이고 정확하게 평탄차수를 결정하는 방법을 제안하였다. 마지막으로 주피수영역 오차함수를 바탕으로 제안한 차단주파수와의 최소거리 방식이 기존의 Herrmann 방식에 비해 매우 정확하고 효율적이라는 것을 입증하였다.

• 한국통신학회논문지
• /
• 제30권6C호
• /
• pp.577-584
• /
• 2005

본 연구는 협대역 통신시스템을 위한 전처리기-등화기 구조의 여파기에서, 곱셈기를 사용하지 않는 최소 복잡도의 디지털 FIR 여파기를 설계하는 방법을 제안한다. 제안하는 여파기는 순환 다항식(cyclotomic polynomial, CP) 여파기와 2차 내삽 다항식(interpolated second order polynomial, ISOP) 등화기로 구성되며, 이 두 여파기가 동시에 혼합 정수 선형 계획법(mixed integer linear programming (MILP))으로 최적 설계되어 최소의 복잡도를 갖는 특성을 갖게 된다. 제안된 방식으로 설계된 여파기들은, 설계 규격을 만족하면서도 기존의 여파기에 비하여 복잡도면에서 월등히 간단함을 확인하였다.

• 한국정보통신학회논문지
• /
• 제5권4호
• /
• pp.630-638
• /
• 2001

본 논문은 기존의 고정밀 오디오 ADC 칩 내에서 통과대역 내에서 발생하는 감쇠 특성을 보상하기 위해 디지털 데시메이션 필터의 구조를 FIR와 IIR 필터를 혼합한 구조를 제시하였다. 제시된 AU 구조에 의해 기존의 디지털 데시메이션 필터 구조 보다 RAM과 MAC크기가 감소됨을 알 수 있었고, 6차 $\Delta\Sigma$ 변조기와 디지털 데시메이션 필터의 특성은 통과대역 내$(\leq\; 0.4535 \times fs)$에서 진폭은 $\pm0.0007dB,\; 0.4535\times fs$ 에서 감쇠는 -0.0013(dB), 저지대역 이상$(\geq\; 0.5465 \times fs)$에서 감쇠는 -110dB였고, 통과대역 내에서 군지연이 30.07/fs〔s〕이고, 군지연 오차가 0.1672%였으며, 군지연 특성은 기존 구조와 유사하였다.

• 전자공학회논문지A
• /
• 제33A권6호
• /
• pp.32-41
• /
• 1996

We propose the improved GMSK (gaussian-filtered minimum shift keying) quadrature modulator using the FIR(finite impulse response )filter whose coefficients are obtained form the differnce of phase response, and design its ASIC (applicaton specific integrated circuit) which can be used for GSM (global system for mobile communication) digital cellular system and DCS 1800 (digital cellular system at 1800MHz) personal communication system. Input data become quantized I and Q channel 10 bit signal through cosine and sine ROM mapping after being filtered by the FIR filter whose normalized bandwidth is 0.3 and designed by considering intersymbol interference as well as sampling ratio. These two signals become the GMSK modulated I and Q channel signal through DAC (digital-to-analog converter) and 7th order analog chebyshev LPF(low pass filter) respectively. The difference between the ideal analog signal and its digitized signal is analyzed in terms of sampling noise, quantization noise, truncation noise and coefficient noise. And the effect of the LPF following the DAC is considered. The ASIC design of the GMSK quadrature modulator is also confirmed by an experiment.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2004년도 ICEIC The International Conference on Electronics Informations and Communications
• /
• pp.199-203
• /
• 2004

In this paper, we only describe the digital block of two-channel 18-bit analog-to-digital (A/D) converter employing sigma-delta method and xl28 decimation. The device contains two fourth comb filters with 1-bit input from sigma­delta modulator. each followed by a digital half band FIR(Finite Impulse Response) filters. The external analog sigma-delta modulators are sampled at 6.144MHz and the digital words are output at 48kHz. The fourth-order comb filter has designed 3 types of ways for optimal power consumption and signal-to-noise ratio. The following 3 digital filters are designed with 12tap, 22tap and 116tap to meet the specification. These filters eliminate images of the base band audio signal that exist at multiples of the input sample rate. We also designed these filters with 8bit and 16bit filter coefficient to analysis signal-to-noise ratio and hardware complexity. It also included digital output interface block for I2S serial data protocol, test circuit and internal input vector generator. It is fabricated with 0.35um HYNIX standard CMOS cell library with 3.3V supply voltage and the chip size is 2000um by 2000um. The function and the performance have been verified using Verilog XL logic simulator and Matlab tool.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2003년도 신호처리소사이어티 추계학술대회 논문집
• /
• pp.401-404
• /
• 2003

이 논문에서는 이산형 상태공간 모델에 대한 $H_2$, $H_{\infty}$, 및 혼합 $H_{\infty}$ FIR 필터를 선형행렬부등식(LMI)를 이용하여 제안한다. 제안되는 필터는 FIR 구조로서 $H_2$ 및 $H_{\infty}$ 관점에서의 성능기준을 만족함과 더불어 선형성 및 불편향성의 특성을 지니고, 초기 상태에 관한 정보를 필요로 하지 않는다. 그리고 FIR 구조로 인해 기존의 FIR 형태의 필터에 비해 불확실성에 대해 보다 견실하며 빠른 수렴성을 갖는다. 모의 실험을 통해 이러한 장점을 예시한다.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2006년도 하계종합학술대회
• /
• pp.531-532
• /
• 2006

This paper presents our implemented, synthesized and tested on demand and partial reconfiguration approaches for FIR filters using Xilinx Virtex FPGAs. Our scope is to implement a low-power, area-efficient autonomously reconfigurable digital signal processing architecture that is tailored for the realization of arbitrary response FIR filters on Xilinx Virtex4 FPGAs. The implementation of design addresses area efficiency and flexibility allowing dynamically inserting and/or removing the partial modules to implement the partial reconfigurable FIR filters with various taps. This partial reconfigurable FIR filter design shows the configuration time improvement, good area efficiency and flexibility by using the dynamic partial reconfiguration method.