• 한국재료학회:학술대회논문집
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• 한국재료학회 2002년도 추계학술발표강연 및 논문개요집
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• pp.100-100
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• 2002

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2009년도 춘계학술대회 논문집
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• pp.35-36
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• 2009

In this work, we demonstrate 800V 4H-SiC power DMOSFETs with several structural alterations to obtain a low threshold voltage ($V_{TH}$) and a high figure of merit ($V_B^2/R_{SP,ON}$). To optimize the device performance, we consider four design parameters; (a) the doping concentration ($N_{CSL}$) of current spreading layer (CSL) beneath the p-base region, (b) the thickness of p-base ($t_{BASE}$), (c) the doping concentration ($N_J$) and width ($W_J$) of a JFET region, (d) the doping concentration ($N_{EPI}$) and thickness ($t_{EPI}$) of epi-layer. These parameters are optimized using 2D numerical simulation and the 4H-SiC DMOSFET structure results in a threshold voltage ($V_{TH}$) below ~3.8V, and high figure of merit ($V_B^2/R_{SP,ON}$>${\sim}200MW/cm^2$) for a power MOSFET in $V_B$-800V range.

• 센서학회지
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• 제8권5호
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• pp.421-426
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• 1999

본 논문에서는 반절연성 GaAs(semi-insulating GaAs) 기판위에 $Al_2O_3$ 절연막이 게이트 절연막으로 이용된 공핍형모드 p-채널 GaAs MOSFET (depletion mode p-channel GaAs MOSFET)를 제조하였다. 반절연성 GaAs 기판위에 $1\;{\mu}m$의 GaAs 버퍼층(buffer layer), $4000\;{\AA}$의 p형 GaAs 에피층(epi-layer), $500\;{\AA}$의 AlAs층, 그리고 $50\;{\AA}$의 캡층(cap layer)을 차례로 성장시키고 습식열산화시켰으며, 이를 통하여 AlAs층은 완전히 $Al_2O_3$층으로 산화되었다. 제조된 MOSFET의 I-V, $g_m$, breakdown특성 측정을 통하여 AlAs/GaAs epilayer/S I GaAs 구조의 습식열산화는 공핍형 모드 p-채널 GaAs MOSFET를 구현하기에 적합함을 알 수 있다.

• 한국진공학회지
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• 제16권4호
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• pp.273-278
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• 2007

양자폭포레이저에서 활성영역의 모의실험을 위하여 Runge-Kutta 방법과 shooting 방법을 이용하여 슈뢰딩거 방정식의 해를 구하였다. 활성영역의 두께 변화에 대하여 발진파장, 포논공명 에너지, 분극행렬요소 (dipole matrix element) 등의 특성변화를 관찰하였고, 이로부터 양자폭포레이저를 위한 에피성장에서 허용될 수 있는 최소한의 두께 정밀도를 제안하였다.

• Korean Chemical Engineering Research
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• 제58권1호
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• pp.113-121
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• 2020

실로퓨트에 대한 Taxus chinensis 유래 7-에피-10-디아세틸파클리탁셀의 흡착을 회분식 실험에서 연구하였다. 흡착 평형 데이터를 Langmuir, Freundlich, Temkin 및 Dubinin-Radushkevich 등온흡착식에 적용한 결과, Langmuir 등온흡착식이 가장 높은 정확도를 나타내었다. 흡착 용량은 온도가 증가함에 따라 감소하였으며, 실로퓨트에 대한 7-에피-10-디아세틸파클리탁셀의 흡착은 적합한 물리적 공정이었다. 흡착 데이터는 유사 이차 동역학 모델과 매우 잘 일치하였으며, 경계층 확산과 입자 내 확산은 흡착 과정에 거의 영향을 미치지 않았다. 실로퓨트에 대한 7-에피-10-디아세틸파클리탁셀 흡착 과정은 발열이며 비자발적이었다. 또한, 등량흡착열은 흡착량에 의존하지 않아 흡착제의 표면 에너지가 균일함을 알 수 있었다.

• 한국정보통신학회논문지
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• 제5권3호
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• pp.573-579
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• 2001

소자의 고집적을 위한 특성분석 기술은 빠른 변화를 보이고 있다. 이에 따라 고집적 소자의 특성을 시뮬레이션을 통하여 이해하고 이에 맞게 제작하는 기술은 매우 중요한 과제 중의 하나가 되었다. 소자가 마이크론급에서 나노급 이하로 작아지면서 그에 맞는 소자개발을 위해 여러 가지 구조가 제시되고 있는데 본 논문에서는 TCAD를 이용하여 여러 가지 구조 중에서 고농도로 도핑된 ground plane 위에 적층하여 만든 EPI MOSFET를 조사하였다. 이 구조의 특성과 임팩트이온화와 전계 그리고 I-V특성 곡선을 저 농도로 도핑된 드레인(LDD)MOSFET와 비교 분석하였다. 또한 TCAD의 유용성을 조사하여 시뮬레이터로서 적합함과 나노구조 소자에서의 스켈링이론의 적합함을 보았다.

• 한국정보통신학회논문지
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• 제21권1호
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• pp.223-228
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• 2017

본 연구에서는 광대역 펄스감마선 탐지센서 최적화 설계를 수행하고 설계결과를 기반으로 탐지센서를 제작하여 전기적 특성을 분석하였다. 탐지센서의 최적화 설계를 위해 펄스감마선의 시간에 따른 에너지 프로파일로 부터 입력 변수를 도출하고 탐지감도 제어회로를 통하여 출력전류 범위를 결정하였다. 도출된 변수를 바탕으로 N-type Epi Wafer 및 TCAD(Technology Computer Aided Design)로 설계하고 제작하였다. 제작된 탐지센서의 전기적 특성 분석 결과 -3.3V 전압에서 12pA의 누설전류와 -5V의 전압에서 완전 공핍화 되는 특성을 가짐을 확인하였다. 제작된 센서의 포항가속기연구소 TEST LINAC 시험결과 감마선 설정 선율의 펄스방사선에 대해 고감도의 광전류를 생성시킴을 확인하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1995년도 하계학술대회 논문집 C
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• pp.1146-1148
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• 1995

To improve the breakdown characteristics of vertical power devices, field limiting ring(FLR) is popularly used. In this paper, at vertical power device having $300{\sim}600V$ breakdown voltage, FLR thecnique is considered, by two dimensional computer simulator, with the various of parameters; number of FLR, seperation distance of first FLR from the main juncton and second FLR from the first FLR, doping concentration and thickness of epi-layer, etc.. Below $40{\mu}m$ epi thickness, and for the case of one FLR, the maximum breakdown voltage, 580V is obtained.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2002년도 하계학술대회 논문집 C
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• pp.1578-1580
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• 2002

The breakdown and on-state characteristics of the multi-RESURF SOI LDMOSFET is presented. P-/n-epi layer thickness and doping concentration is varied from $2{\mu}m{\sim}5{\mu}m$ and $1{\times}10^{15}/cm^3{\sim}9{\times}10^{15}/cm^3$ to obtain optimum breakdown voltage and on-resistance. The breakdown and on-state characteristics of the device is verified by two-dimensional process simulator ATHENA and device simulator ATLAS.

• 전기전자학회논문지
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• 제28권1호
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• pp.46-52
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• 2024

이번 연구에서 우리는 게이트 산화막을 형성하기 위해 Si을 증착한 후 산화시킨 SiC MOSFET의 전기적 특성을 연구했다. 고품질의 Si/SiO₂ 계면을 제작하기 위해 얇은 Si 층을 SiC epi 층 위에 약 20 nm을 증착한 후 산화하여 게이트 산화막을 약 55 nm로 형성했다. SiC를 산화하여 게이트 산화막을 제작한 소자와 계면 트랩 밀도, 온저항, 전계-효과 이동도의 측면에서 비교했다. 위 소자는 향상된 계면 트랩 밀도 (~8.18 × 10¹¹ eV^-1cm^-2), 전계-효과 이동도 (27.7 cm²/V·s), 온저항 (12.9 mΩ·cm²)을 달성하였다.