• JSTS:Journal of Semiconductor Technology and Science
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• 제16권4호
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• pp.520-527
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• 2016

A new dual-loop digital delay-locked loop (DLL) using a hybrid (binary + sequential) search algorithm is presented to achieve both wide-range operation and high delay resolution. A new phase-interpolation range selector (PIRS) and a variable successive approximation register (VSAR) algorithm are adopted to resolve the boundary switching and harmonic locking problems of conventional digital DLLs. The proposed digital DLL, implemented in a $0.18-{\mu}m$ CMOS process, occupies an active area of $0.19mm^2$ and operates over a wide frequency range of 0.15-1.5 GHz. The DLL dissipates a power of 11.3 mW from a 1.8 V supply at 1 GHz. The measured peak-to-peak output clock jitter is 24 ps (effective pk-pk jitter = 16.5 ps) with an input clock jitter of 7.5 ps at 1.5 GHz. The delay resolution is only 2.2 ps.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2011년도 추계학술발표대회
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• pp.1534-1537
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• 2011

소프트웨어 개발의 재사용성과 신뢰성을 높이기 위해서 DLL 기반의 소프트웨어로 구성된 M&S 프레임워크를 개발하였다. M&S 프레임워크를 적용한 소프트웨어는 짧은 기간에 개발하여 비용을 절감할 수 있는 장점은 있으나, 프레임워크에서 사용된 다수 DLL의 버전관리의 어려움이 있다. 본 논문에서는 DLL 기반 소프트웨어 통합을 위한 버전관리 방법을 제시한다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2012년도 춘계학술대회
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• pp.95-98
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• 2012

본 논문은 40 MHz에서 280 MHz 동작 주파수에서 32-phase clock을 출력하는 multiphase delay-locked loop (DLL)을 제안한다. 제안된 multiphase DLL은 고해상도의 1-bit delay를 위하여 matrix구조의 delay line을 사용한다. Delay line의 선형성을 향상시키기 위하여 matrix 입력단의 비선형성을 보정할 수 있는 기법이 사용된다. 설계된 multiphase DLL은 1.2 V supply를 이용하는 0.11-${\mu}m$ CMOS 공정에서 제작되었다. 125 MHz 동작 주파수에서 multiphase DLL의 DNL은 +0.51/-0.12 LSB 이하로 측정되었으며, input clock의 jitter가 peak-to-peak jitter가 12.9ps일 때 출력clock의 peak-to-peak jitter는 30 ps이다. 면적과 전력 소모는 각각 $480{\times}550{\mu}m^2$과 1.2 V 공급전압에서 9.6 mW이다.

• 정보보호학회논문지
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• 제25권6호
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• pp.1385-1397
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• 2015

Proxy DLL은 윈도우즈에서 DLL을 사용하는 정상적인 메커니즘이다. 악성코드들은 목표 시스템에 심어진 뒤에 감염을 위해 최소 한번은 실행되어야 하는데, 이를 위해 특정 악성코드들은 정상적인 윈도우즈 라이브러리로 위장하여 Proxy DLL 메커니즘을 이용한다. 이런 유형의 대표적인 공격 사례가 윈티(Winnti) 그룹이 제작한 악성코드들이다. 윈티 그룹은 카스퍼스키랩(Kaspersky Lab)에서 2011년 가을부터 연구하여 밝혀진 중국의 해킹 그룹으로, 온라인 비디오 게임 업계를 목표로 다년간에 걸쳐 음성적으로 활동하였고, 이 과정에서 다수의 악성코드들을 제작하여 온라인 게임사에 감염시켰다. 본 논문에서는 윈도우즈 라이브러리로 위장한 Proxy DLL의 기법을 윈티의 사례를 통해 알아보고, 이를 방어할 수 있는 방법을 연구하여 윈티의 악성코드를 대상으로 검증하였다.

• 대한전자공학회논문지SD
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• 제40권6호
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• pp.408-420
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• 2003

이 논문에서는 1) 넓은 잠금 범위를 위한 이중 루프 동작과 2) 차세대 패키지 스큐 개선에 대한 전압 발생기와 안티퓨즈 회로를 사용한 프로그래머블 레프리카 딜레이, 두 가지 이점을 갖는 Delay Lock Loop(DLL)을 기술하였다. 이중 루프 동작은 차동 내부 루프 중 하나를 선택하기 위해 외부 클럭과 내부 클럭 사이의 초기 시간차에 대한 정보를 사용한다. 이를 이용하여 더 낮은 주파수로 DLL의 잠금 범위를 증가시킨다. 덧붙여서, 전압발생기와 안티퓨즈 회로를 사용한 프로그래머블 레프리카 딜레이의 결합은 패키지 공정 후에 온-오프 칩 변화로부터 발생하는 외부 클럭과 내부 클럭 사이에 스큐 제거를 해준다. 제안된 DLL은 0.16um 공정으로 제조되었고, 2.3v의 전원 공급과 42㎒ - 400㎒의 넓은 범위에서 동작한다. 측정된 결과는 43psec p-p 지터와 400㎒에서 52㎽를 소비하는 4.71psec 실효치(rms)지터를 보여준다.

• Journal of Positioning, Navigation, and Timing
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• 제1권1호
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• pp.1-6
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• 2012

For a Global Positioning System (GPS) receiver, it is known that a Vector Delay Locked Loop (DLL) in which the code signals of each satellite are tracked in parallel by using navigation results shows better performance in the aspect of the tracking accuracy and the robustness than that of a Scalar DLL. However, the quantitative analysis and the logical grounds for that performance enhancement of the Vector DLL are not sufficient. This paper, therefore, proposes the structure of the GPS receiver with the Vector DLL and analyzes the performance of it. The tracking and the positioning accuracy of the Vector DLL are theoretically analyzed and confirmed by simulation results. From the simulation results, it can be seen that the tracking and positioning accuracy has been improved about 30% in case that the receiver is static and the positioning is conducted for every Pre-detection Integration Time (PIT) while C/N0 is 45 dB-Hz.

• BMB Reports
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• 제53권10호
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• pp.533-538
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• 2020

Notch signaling has been identified as a critical pathway in gastric cancer (GC) progression and metastasis, and inhibition of Delta-like ligand 4 (DLL4), a Notch ligand, is suggested as a potent therapeutic approach for GC. Expression of both DLL4 and vascular endothelial growth factor receptor 2 (VEGFR2) was similar in the malignant tissues of GC patients. We focused on vascular endothelial growth factor (VEGF), a known angiogenesis regulator and activator of DLL4. Here, we used ABL001, a DLL4/VEGF bispecific therapeutic antibody, and investigated its therapeutic effect in GC. Treatment with human DLL4 therapeutic antibody (anti-hDLL4) or ABL001 slightly reduced GC cell growth in monolayer culture; however, they significantly inhibited cell growth in 3D-culture, suggesting a reduction in the cancer stem cell population. Treatment with anti-hDLL4 or ABL001 also decreased GC cell migration and invasion. Moreover, the combined treatment of irinotecan with anti-hDLL4 or ABL001 showed synergistic antitumor activity. Both combination treatments further reduced cell growth in 3D-culture as well as cell invasion. Interestingly, the combination treatment of ABL001 with irinotecan synergistically reduced the GC burden in both xenograft and orthotopic mouse models. Collectively, DLL4 inhibition significantly decreased cell motility and stem-like phenotype and the combination treatment of DLL4/VEGF bispecific therapeutic antibody with irinotecan synergistically reduced the GC burden in mouse models. Our data suggest that ABL001 potentially represents a potent agent in GC therapy. Further biochemical and pre-clinical studies are needed for its application in the clinic.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 추계종합학술대회 논문집(2)
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• pp.83-86
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• 2000

This paper describes a delay-locked loop(DLL_) with low-jitter using Vernier Method. This DLL can be used to synchronize the internal clock to the external clock with very short time interval and fast lock-on. The proposed circuit was simulated in a 0.25 $\mu\textrm{m}$ CMOS technology to realize low-jitter. We verified 50-ps of time interval within 5 clock cycles of the clock as the simulation results.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 추계종합학술대회 논문집(2)
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• pp.95-99
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• 2000

New locking algorithm of DLL is proposed to improve the locking speed and low power dissipation in this paper, In spite of using the architecture of delay controller, low power consumption is acquired by operating only one controller at once and fast locking speed is accomplished by initial setting from the coarse controller. The proposed DLL circuit is operated from 50MHz to 200MHz and locked within 6 cycle at all of operating frequency.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.963-966
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• 2003

This paper proposes a new locking algorithm of the delay locked loop (DLL) which reduces the lock-acquisition time and eliminates false locking problem to enlarge the operating frequency range. The proposed DLL uses the modified phase frequency detector (MPFD) and the modified charge pump (MCP) to avoid the false locking problem. Adopting a new lock detector that measures delay between elects helps the fast lock-acquisition time greatly. The idea has been confirmed by HSPICE simulations in a 0.35-${\mu}{\textrm}{m}$ CMOS process.